Browsing by Author "吳青霖"

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    應用於負電壓電路之高耐壓靜電放電防護設計
    (2024) 吳青霖; Wu, Ching-Lin
    隨著製程日益進步，電晶體的閘極氧化層相較過往更加脆弱，靜電放電測試對電路的可靠度評估已成為重要指標。而在一些高壓電路應用中，必須更加慎重考慮靜電放電對電路的影響。閘極氧化層隨著製程越來越薄，供應電壓也會隨之降低，故使用低壓元件來達到高耐壓特性成為一大挑戰。此外，相較於一般只使用正電壓供應的電路，一些如植入式生醫電路、發電廠自動裝置等，通常會配置正、負電壓源。先前許多論文使用低壓元件來達到可承受高電壓的箝位電路，並已證實其有效性，但幾乎僅針對正電壓下的防護設計，對於負電壓下的箝位電路研究非常稀少。並且在負電壓工作下，共接地的p型基底會有超乎預期的寄生路徑，因此在設計電路時必須多加考量，以避免電路的不當操作。第二章提出了應用在負電壓下之高耐壓靜電放電箝位電路，所有電路均在TSMC 0.18-μm 1.8V/3.3V CMOS製程下實現。為了解決上述寄生路徑的問題，整個箝位電路除了在最高電位使用pMOS外，其餘部分使用nMOS，並利用深層n型井隔開共接地p型基底與nMOS的p型井，且深層n型井接至最高電位(0V)。此外，由於低壓元件的閘極氧化層較薄，故設計電路時每個電晶體的任兩端跨壓最高只能承受1×VDD，如此可解決閘極氧化層可靠度的問題。第三章對提出的電路做各種量測，包含分析其耐受度以及長時間可靠度在室溫以及嚴苛環境下的變化，來驗證提出的電路能有效的保護內部電路。第四章總結所述，本論文提出了高耐壓靜電放電箝位電路，並針對面積以及導通效率進行最佳化，分別提出了兩種不同的電路。經量測驗證，提出的箝位電路在不影響電路正常工作下，能有效解決電路在負電壓電源線間的靜電放電問題。