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應用於高頻輸入/出端與電源端之靜電放電防護設計
(2021) 傅義全; Fu, Yi-Quan
隨著 CMOS 製程越來越先進，電晶體尺寸微縮，使可操作於更高的工作頻率，但會使電晶體對於靜電越來越敏感，靜電放電是影響積體電路可靠度的主要因素，須設計出高耐受度的靜電放電防護電路，避免積體電路遭受靜電轟擊而損壞。靜電放電防護通常設計於輸入/出端，當應用於高頻積體電路中，須具備較低的寄生電容，否則會影響高頻電路的特性，而傳統防護元件選擇簡單的二極體，但操作頻率越來越高時，造成高頻電路特性大幅衰減，因此本論文提出藉由電阻串並聯方式使二極體產生的負載減少，並採用 CMOS 製程實踐，透過各項量測證實在單位面積下有低的高頻訊號流失和擁有足夠高的靜電放電防護能力。因靜電也會由電源端進內部電路，所以必須有電源箝制防護電路，而電源箝制防護電路中的觸發機制被用來判斷靜電是否發生，但當內部電路上電的時間常數與靜電相近時，電阻-電容充放電機制會使排放靜電的元件意外導通，造成電源端的訊號極大流失。因此，本論文使用 CMOS 製程實踐現有電源箝制電路，分析不同的靜電放電耐受度測試、正常上電與快速上電時的可行性。