學位論文
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Item 19 GHz 單邊帶混頻器與可變增益放大器設計(2023) 王佾雯; Wang, Yi-Wen隨著B5G和6G的發展，衛星通訊逐漸被視為下一世紀重要發展中的一部分，Ka頻段衛星通訊則在17.7-20.2 GHz和27.5-30 GHz。在相位陣列(Phase Array)架構的射頻接收機中，混頻器(Mixer)和可變增益放大器(Variable Gain Amplifier)為重要的元件。隨著互補式金氧半導體製程(CMOS)的進步，相較於其他製程CMOS具有低成本及低功率消耗等優勢。本論文將使用標準65-nm製程，實現19 GHz高邊帶抑制度單邊帶混頻器與19 GHz可變增益放大器。第一個電路為19 GHz高邊帶抑制度單邊帶混頻器設計介紹，從混頻器架構、設計參數到模擬量測結果，由單顆混頻器的設計作為基礎，使用被動電阻式環形混頻器架構，能有較好的頻寬特性，且不需要直流功率消耗。再藉由輸入正交訊號，經過I Path混頻器、Q Path混頻器，消除其中一邊頻帶的鏡像訊號，以提高系統靈敏度。該混頻器在LO驅動功率3dBm、閘極偏壓同 V_g 為0.35 V時，轉換增益 -20.3±1.5 dB，在RF頻率13~23 GHz範圍內實現了55.5%的分數頻寬(FBW)，並達到大於30 dBc的寬頻邊帶抑制度。此外，在RF頻率從18.5至20.2 GHz和IF頻率從2.8至5.7 GHz的範圍內，混頻器的邊帶抑制度高於55 dBc。輸出1dB壓縮點(OP1dB)為-15.7 dBm，且整個頻帶的隔離度均優於47 dB，晶片面積為0.885×0.8 mm2，且無直流功率消耗。第二個電路為19 GHz可變增益放大器，從可變增益放大器架構、設計參數到模擬量測結果，設計上採用Current Steering架構，控制方式為數位控制，本次設計為串接兩級以兼顧雜訊和輸出功率，電晶體類比控制之Current Steering架構來調整增益，使增益可變。除此之外加入Body-Biased架構改善低供應電壓時導致的低可變曾亦範圍問題。低供應電壓和低功耗可變增益放大器。在低供應電壓1V、低功率消耗18mW時，小訊號增益22.38 dB、增益調節範圍9.98 dB，RMS振幅誤差低於0.5 dB，晶片面積為0.825 × 0.55 mm2。Item 19GHz低雜訊放大器和3.5GHz低雜訊可變增益放大器設計(2023) 黃佳慧; Huang, Jia-Hui隨著網路傳輸速度及無線通訊的需求增加，具寬頻、高速傳輸優點之毫米波波段的重要性日趨重視。在此考量到CMOS製程之低成本，高整合性可達到系統單晶片之優勢，本論文所設計之兩顆電路皆採用個別採用標準90-nm、65-nm 金氧半製程進行設計製造。第一顆電路為應用於衛星通訊頻段17-21GHz之低雜訊放大器，採用TSMC 標準 90-nm CMOS製程所製造設計。此低雜訊放大器第一級放大器使用共源極放大器(Common Source)串接具有中和電容之CS 差動對，此電路使用固定功率之雜訊與阻抗共匹配(PCSNIM)-低雜訊條件下實現低功率損耗、電流再利用技術-兩級放大器共享來自供應電源的直流電流可顯著降低功耗，級間與輸出匹配則採用於矽基製程上設計之中心抽頭變壓器實現以降低電感匹配所浪費的面積。量測結果顯示出，在供應電壓VDD=1.5V下，僅有3mW的功率消耗-2mA的靜態電流，在20.4GHz下具15.57dB的小訊號功率增益，1-dB頻寬為17.5~21.7GHz。線性度量測部分，在19GHz之OP1dB=-9.4dBm。雜訊指數量測部分，在操作1dB頻寬內雜訊指數小於2.4dB，在18GHz可達到最低2dB的雜訊指數，包括DC pad與RF pad之整體晶片面積為665μm×687μm。與已發表之國際期刊相比，此雜訊指數僅2dB、15.57小訊號增益、功耗3mW之90nm CMOS LNA，於17-21GHz操作頻段附近之全積體化互補式金氧半製程中，是世界上第一個達到最低雜訊指數之LNA，且依據FOM性能指標，此低雜訊放大器高達20.1。第二個電路為操作於基頻頻段3-4GHz之低雜訊可變增益放大器VGLNA，採雙端輸入輸出架構，共串接兩級放大器以提高功率增益，第一、二級放大器分別採取電壓緩衝器(Voltage Buffer)與共源極(Common Source)放大器。使用Current Steering-數位控制搭配基極偏壓(Body Bias)之架構調變主放大器增益。採用標準65-nm 1P9M CMOS製程設計，總晶片面積包括DC Pad與RF Pad為695μm×740μm，在供應電壓VDD=1V，VGS=0.65V，基極偏壓VB=1V下，量測小訊號功率增益部分在主頻段3.5GHz時=23.24dB，可變增益範圍GCR=32.77dB。在頻率3.5GHz，1 dB增益壓縮點的輸出功率OP1dB=3.45dBm。雜訊量測部分，在3GHz之NF=1.9dB。Item 19GHz低雜訊放大器與鏡像抑制混頻器設計(2024) 張映晨; Chang, Ying-ChenItem 24 GHz與38 GHz功率放大器及線性化技術研究(2019) 洪傳奇; Hung, Chuan-Chi第一顆電路為利用直接匹配技術之38 GHz二級功率放大器，透過傳輸線匹配網路達成輸出功率阻抗匹配、輸入共軛匹配之效果。當操作頻率為38 GHz且功率放大器的VG與VDD為-0.5 V與4 V時，其功率增益(Power gain)約為15.63 dB，飽和輸出功率Psat約為20.31 dBm，1-dB增益壓縮點之輸出功率(OP1dB)約為18.9 dBm，靜態電流約為81.5 mA，最大功率附加效率Peak PAE約為23.8 %，整體晶片佈局面積為1.2 mm × 0.8 mm。 第二顆電路為內具線性器之38 GHz二級功率放大器，線性器架構採用共源極組態。當操作頻率為38 GHz且VG為-0.5 V時，在線性器開啟狀態下(Vctrl = -0.2 V)，量測小訊號增益(S21)約為12.61 dB，輸入輸出反射損耗(S11、S22)分別為-7.81 dB與-13.23 dB，三階交互調變失真IMD3在-40 dBc的輸出功率約為14.12 dBm，整體晶片佈局面積為1.2 mm × 0.8 mm。 第三顆電路為內具線性器之38 GHz二級功率放大器，線性器架構採用共源極串級電阻組態。當操作頻率為38 GHz且VG為-0.5 V時，在線性器開啟狀態下(Vctrl = -0.3 V)，量測小訊號增益(S21)約為12.43 dB，輸入輸出反射損耗(S11、S22)分別為-9.3 dB與-12.71 dB，三階交互調變失真IMD3在-40 dBc的輸出功率約為13.55 dBm，整體晶片佈局面積為1.2 mm × 0.8 mm。 第四顆電路為內具線性器之38 GHz二級功率放大器，線性器架構採用疊接組態。當操作頻率為38 GHz且VG為-0.5 V時，在線性器開啟狀態下(Vctrl = -0.4 V)，量測小訊號增益(S21)約為11.56 dB，輸入輸出反射損耗(S11、S22)分別為-9.28 dB與-12.3 dB，三階交互調變失真IMD3在-40 dBc的輸出功率約為14.42 dBm，整體晶片佈局面積為1.2 mm × 0.8 mm。 第五顆電路為利用變壓器功率結合技術之38 GHz功率放大器，透過變壓器的功率結合與阻抗轉換特性來達成輸入共軛匹配與輸出功率匹配。當操作頻率為38 GHz且VG1為0.6 V時，功率增益(Power gain)約為15.07 dB，飽和輸出功率Psat約為19.98 dBm，1-dB增益壓縮點之輸出功率(OP1dB)約為15.05 dBm，靜態電流約為114 mA，最大功率附加效率Peak PAE約為29.42 %，整體晶片佈局面積為0.47 mm × 0.57 mm。 第六顆電路為利用變壓器電流結合技術之24 GHz功率放大器，採用二級功率放大器的方式以提升增益，接著使用變壓器電流結合技術來提高輸出功率。當操作頻率為24 GHz且VG1為1 V時，功率增益(Power gain)約為14.07 dB，飽和輸出功率Psat約為23.9 dBm，1-dB增益壓縮點之輸出功率(OP1dB)約為19.07 dBm，靜態電流約為354.06 mA，最大功率附加效率Peak PAE約為13 %，整體晶片佈局面積為0.99 mm × 0.91 mm。Item 24-GHz低雜訊放大器之靜電放電防護設計(2017) 林孟霆; Lin, Meng-Ting本論文主旨為應用於射頻積體電路之全晶片靜電防護電路，本論文設計了兩種應用於高頻積體電路的靜電放電防護設計，並與先前論文所提出的傳統防護電路來做比較。所下線之晶片皆使用0.18um CMOS製程。 傳統靜電放電箝制電路已被廣泛應用於靜電放電防護設計之中，然而其高佈局面積在先進製程中往往會是個麻煩，因此本篇論文利用矽控整流器低佈局面積與優秀靜電防護能力特性，來加以改善傳統電路，而矽控整流器的閂鎖效應與導通速度過慢問題，本論文也提出了解決方法；本論文提出使用內嵌入式矽控整流器二極體串來改良原先P型與N型二極體的靜電放電能力，透過量測結果比較，本論文提出的兩種靜電放電防護設計皆能在單一面積下提供最佳的靜電耐受度並擁有且較低損耗值。 為了驗證靜電防護電路應用於高頻電路的實際功用，本論文也設計了24GHz低雜訊放大器並搭配適當尺寸的防護電路，在量測結果中，本論文所提出的防護設計並不會影響高頻電路之響應。Item 28 GHz I/Q調變器與單邊帶混頻器設計(2022) 魏庚生; Wei, Geng-Sheng隨著第五代行動通訊技術的發展，毫米波升降頻收發機扮演著重要的角色，其中發射機需將基頻訊號升頻至毫米波頻段後，再透過相位陣列(Phased Array)天線進行無線傳輸，因此調變器與混頻器成為不可或缺的元件。近年來得益於互補式金氧半導體製程(CMOS)的進步，CMOS具有低功率消耗、低成本及高整合度的優勢，且已經可以與大部分的射頻電路整合在一塊。本論文將使用TSMC 90-nm CMOS RF製程與TSMC 65-nm CMOS RF製程，設計實現28 GHz I/Q調變器與單邊帶混頻器。第一個電路為28 GHz I/Q調變器，以I/Q調變訊號的方式饋入兩顆混頻器來消除鏡像訊號，並透過加入匹配來達成寬頻的鏡像拒斥比。量測與模擬之特性貼近。當電晶體偏壓為0.35 V，LO驅動功率為3 dBm時，頻帶為25~32 GHz，增益範圍為-9.4 ± 0.5 dB，鏡像拒斥比則有-30 dBc，整體晶片佈局面積為730 μm × 700 μm。第二個電路為28 GHz單邊帶混頻器，藉由給予兩顆混頻器正交訊號，將相位差180°的輸出訊號合成後，會達到鏡像抑制之功能。由於LO端匹配電容對於製程變異相當敏感，因此最後實現的單邊帶混頻器有頻飄的狀況。當電晶體偏壓為0.35 V，LO驅動功率為3 dBm時，頻帶為23~28 GHz，增益範圍為-22.5 ± 0.5 dB，鏡像拒斥比則有-30 dBc，整體晶片佈局面積為755 μm × 730 μm。Item 28 GHz 向量合成式相移器與低雜訊放大器設計(2020) 沈柏均; Shen, Po-Chun隨著第五代行動通訊(5th Generation Mobile Networks, 5G)帶動高速通訊的發展，資料傳輸需要更寬的頻寬來滿足大量傳輸需求，傳輸頻段必須往更高頻段移動，因此高頻訊號先天路徑損耗較大的問題變成必須克服的難題，本論文主要研究毫米波相位陣列系統之接收端電路設計，利用波束成形(Beamforming)技術來解決高頻傳輸路徑損耗過大問題。 第一顆電路介紹28GHz向量合成式相移器，電路採用0.18-μm 1P6M CMOS process實現，正交相位產生器使用正交耦合器和Marchand Balun組成。直流功率消耗為15.31 mW。整體晶片面積0.925 mm × 0.560 mm，操作頻率為26GHz至32GHz。在28GHz頻率上，插入損耗在9.8dB到19.5dB之間、RMS相位誤差為8.3°、RMS振幅誤差為3.8 dB。量測結果相位誤差較不理想，推測是耦合器與balun之間阻抗不連續造成。 第二顆電路介紹28GHz向量合成式相移器，旨在修正前一顆電路之正交相位產生器相位失準，在耦合器與balun之間加入匹配電感，使其阻抗連續。直流功率消耗為15.31 mW。整體晶片面積為0.925 mm × 0.555 mm，操作頻率為26GHz至32GHz。在28GHz頻率上，插入損耗在10.8dB到11.3dB之間，輸入反射係數為 -21.3 dB、輸出反射係數為 -8.4 dB、均方根相位誤差為0.64°、均方根振幅誤差為0.12 dB。 第三顆電路將介紹28GHz低雜訊放大器，為兩級串接疊接組態，本設計考量疊接組態增益以及雜訊指數，利用匹配電感使疊接組態之雜訊指數降低增益提高，並使用源極退化電感，以同時達到雜訊匹配以及共軛匹配。使用0.18-μm 1P6M CMOS process實現，供應電壓為2.4V，消耗功率為10.58 mW。整體晶片面積為0.650mm × 0.585 mm，量測結果增益在26.3 GHz 時有最大值15.7 dB，雜訊指數在28.5 GHz 的時候有最小值5.98 dB。線性度之量測結果，在量測頻率為27 GHz 時OP1dB為-1.9 dBm，在頻率28 GHz 時OP1dB為-1.7 dBm。Item 28 GHz鏡像訊號抑制接收機設計(2022) 鄧凱駿; Deng, Kai-Jyun隨著毫米波頻段的發展，在毫米波射頻收發器中，低雜訊放大器及混頻器為射頻收發機的重要的元件。由於近年來互補式金氧半導體製程(CMOS)的發展愈趨前瞻，近年來一些射頻電路整合成的射頻模組也逐漸出現在市場上，因此本論文將使用TSMC 180nm CMOS製程，計實現28 GHz鏡像抑制接收器模組。第一個電路為28 GHz低雜訊放大器，使用串接兩極疊接組態結構，透過在疊接組態中加入匹配電感對雜訊進行抑制。當供應電壓Vdd為2.4 V，Vg1、Vg2分別為0.8 V、2 V時，量測在27.2 GHz有最大增益14.7 dB，雜訊指數在26 ~ 34 GHz雜訊指數小於6 dB，OP1dB約為-7.25 dBm，電路直流功率消耗約為10.87mW，整體晶片面積佈局為615 μm × 410 μm。第二個電路為28 GHz鏡像抑制混頻器，為一降頻器，射頻訊號由RF端進入後透過威爾金森功率合成器(Wilkinson Power Combiner)將訊號分配到I/Q混頻器中，LO端則是用耦合器和馬相巴倫構成的四相位產生器將差90度的正交的差動訊號輸入到I/Q混頻器中，IF端是以二階多相位濾波器(Poly Phase Filter)將輸出的四相位訊號合併成差動訊號。在LO驅動功率為3 dBm時，電晶體閘極偏壓在0.6V時，頻帶約為25 ~ 31 GHz，轉換增益(Conversion Loss)約為-20.48 dB，鏡像拒斥比在RF頻率28 GHz時為-47.18 dB，OP1dB約為-17.33 dBm，LO對RF、LO對IF隔離度皆小於-50 dB，電路直流功率消耗約為0 mW，整體晶片面積佈局為800 μm × 700 μm。第三個電路為28 GHz鏡像抑制接收器，由上述介紹的兩電路組成，由第一極的低雜訊放大器抑制雜訊並放大接收到的訊號，再由第二極的鏡像抑制混頻器做降頻和鏡像訊號抑制。當混頻器閘極電壓為0.6V、LO驅動功率供給3 dBm時，在頻率為28 GHz有最大的轉換增益約為-6.4 dB，RF頻寬鏡像拒斥比在20 GHz ~ 28 GHz小於-40 dB，IF頻寬鏡像拒斥比在在3 GHz ~ 5 GHz小於-40 dB，當LO頻率固定在25 GHz、RF頻率固定在28 GHz，LO驅動功率為3 dBm， OP1dB約為-27.15 dBm，LO到IF還是LO到RF的隔離度都有在-50 dB以下，直流功率消耗約為19.6 mW，整體晶片面積佈局為1200 μm × 700 μm。Item 28GHz砷化鎵增強型pHEMT功率放大器與PIN二極體切換器設計(2021) 謝雲岳; Hsieh, Yun-Yueh第一顆電路為內具線性器之28 GHz二級功率放大器，透過傳輸線匹配網路達成輸出功率阻抗匹配、輸入共軛匹配之效果。當VG = 0.5 V時，且線性器為關閉狀態(Vctrl = 0 V)時，在頻率為28 GHz下，其功率增益(Power gain)約為21.16 dB，飽和輸出功率Psat約為24.63 dBm，1-dB增益壓縮點之輸出功率(OP1dB)約為24.01 dBm，最大功率附加效率Peak PAE約為36.41 %，而當線性器為開啟狀態((Vctrl1 = 0.35 V、Vctrl2 = 0.15 V)且頻率為28 GHz時，IMD3在-40 dBc時的輸出功率為16 dBm，整體晶片佈局面積為1 mm × 2 mm。第二顆電路為28 GHz PIN二極體切換器，採用四分之一波長線的SPDT架構。當操作頻率為28 GHz且VON為-4 V、VOFF為1.3 V時， 插入損耗約為2.15 dB，輸入輸出反射損耗(S11、S22)分別為14.07 dB與9.92 dB，0.1-dB增益壓縮點之輸入功率(IP0.1dB)約為17 dBm，整體晶片佈局面積為1 mm × 1 mm。Item 3.5 GHz向量合成式相移器與38 GHz鏡像抑制降頻器設計(2019) 林芳銘; Lin, Fang-Ming本論文主要研究領域為應用於第五代行動通訊之相移器與降頻混頻器。目前第五代行動通訊開放6 GHz以下頻段（Sub-6 GHz）及毫米波頻段（mmWave），主要使用頻段為3.5 GHz。當需要高速傳輸時，會轉換至毫米波頻段（mmWave）目前第一步開放28 GHz下一階段將開放38 GHz，目前主要往3.5 GHz以及38 GHz這兩個頻段發展。為了做出高精準度之相移器，採用向量合成式向移器，第二章將簡單介紹各類相移器及項移器主要設計參數，第三章與第四章將對向量合成式相移器進行分析，接著說明兩顆向量合成式之設計與實現。第一顆相移器，使用SiGe18 BiCMOS製作，四相位產生器使用多相位濾波器(PPF)實現。操作頻率在3.5GHz時，插入損耗平均值為-8.89dB，IP1dB為0dBm，功率消耗為18.94mW，相位誤差均方根為0.099度以及振幅誤差均方根值為0.113dB。 第二顆晶片為第一顆晶片的改良，使用TSMC 65nm COMS，能進一步降低插入損耗與功率消耗，針對3.5 GHz做輸出匹配以提高增益並刪去不必要之電晶體。當操作頻率在3.5 GHz時，插入損耗平均值為-3.51dB，IP1dB為0dBm，功率消耗為8mW，相位誤差均方根為0.3612度以及振幅誤差均方根值為0.117dB。 本論文最後一章介紹第三個電路，採用TSMC 65nm COMS製程設計之鏡像抑制降頻器，LO四相位產生器使用傳輸線做為補償，以及對90度耦合器挖地，可以讓90度耦合器的耦合量增加並改善IQ訊號不平衡的問題，IF端四相位合成採用多相位濾波器合成，由於多相位濾波器損耗較大，因此在IF端加上緩衝放大器來提升整體增益、在LO驅動功率為3 dBm，IF頻率為4.3 GHz時，在36 GHz至40 GHz鏡像抑制效果大於35 dB，轉換增益為-5±1 dB。Item 32位元小面積之嵌入式AES的FPGA設計與影像應用(2009) 張國煌; Kuo-Huang Chang高等加密標準(Advanced Encryption Standard, AES)硬體實現在現場可程式化閘陣列(FPGA)與特殊用途積體電路(ASIC)已經被很廣泛的討論，尤其是如何達到數十億產率的議題；然而在嵌入式硬體的應用上，低產率與小面積的設計在近幾年也開始被研究。 本研究提出一個小面積的硬體電路，採用32位元的架構來實現AES-128的規格，其中包含2組移位暫存器(Shift Register)來完成移列轉換(ShiftRow)的動作；並利用晶片內建的Block RAM來放置整合資料，完成位元組替換(SubByte)與混行運算(MixColumn)的動作；而以軟體來取代硬體的金鑰擴展(KeyExpansion)，來節省電路面積。透過上述所提出的方式在FPGA上所完成的實驗數據，其資源消耗為110個Slice、速度可達到75Mhz(每秒可處理29張640×480大小的彩色影像)，是在目前文獻中面積最小的設計。 為實現影像加解密的應用，本研究分別使用兩種方式來與上述32位元AES核心電路整合，其一為結合嵌入式系統與IP core的架構，屬於軟體與硬體的搭配；另一為只用硬體描述語言(HDL)來實現，較偏向硬體電路來控制。Item 38 GHz 單邊帶混頻器與可變增益放大器設計(2021) 鄭伊佐; Cheng, Yi-Tso隨著5G行動通訊發展，在相位陣列架構的射頻收發器中，混頻器與可變增益放大器為重要元件。而CMOS具有高整合度、低功率消耗、及低成本的優勢，因此本論文使用標準 65nm CMOS 1P9M製程，實現38 GHz單邊帶混頻器與可變增益放大器。第一個電路為38 GHz單邊帶混頻器，藉由準確的饋入兩顆混頻器正交訊號，將兩個相差180°的輸出訊號合成後，達到寬頻鏡像抑制之功能。當電晶體偏壓為0.4 V，頻帶為31 ~ 40 GHz，增益範圍為-19.8 ± 0.5 dB，鏡像抑制在40 dB的範圍為35~ 40 GHz，整體晶片佈局面積為0.72 mm × 0.8 mm。第二個電路為38 GHz低相位變化之可變增益放大器，採用兩級的電流控制架構，透過數位控制與相位補償技術來維持低相位變化，並加入基極偏壓來提升可變增益範圍。當供應電壓Vdd為1.2 V，在38 GHz有最高增益14.84 dB，可變增益範圍則有14.76 dB，相位誤差為4.62°，整體功率消耗約為20.4 mW，整體晶片佈局面積為0.46 mm × 0.68 mm。Item 38 GHz可變增益放大器與單邊帶調變混頻器設計(2019) 林禎芳; Lin, Chen-Fang隨著毫米波頻段的發展，在相位陣列(Phase Array)架構的射頻收發器中，可變增益放大器及混頻器為重要的元件。由於互補式金氧半導體製程(CMOS)的進步，近年來已經可以將大部分的射頻電路整合在一起，且CMOS具有低功率消耗、低成本及高整合度的優勢，因此本論文將使用TSMC 65nm CMOS製程，設計實現38 GHz可變增益放大器與單邊帶調變混頻器。 第一個電路為38 GHz低相位變化之可變增益放大器，採用兩級的電流控制架構(Current Steering)，透過數位控制與相位補償技術，來維持在可變增益範圍內的低相位變化，及降低系統控制複雜度。當供應電壓Vdd為2 V，Vg1、Vg2分別為0.6 V、1.6 V時，在38 GHz有最高增益17.67 dB，可變增益範圍則是在2.61 dB ~ 17.67 dB，約有15.06 dB，相位差為2.69°，1-dB增益壓縮點之輸出功率OP1dB約為-0.68 dBm，整體功率消耗約為56.77 mW，整體晶片佈局面積為460 μm × 680 μm。 第二個電路為38 GHz單邊帶調變混頻器，藉由給予兩顆混頻器正交訊號，將兩個相差180°的輸出訊號合成後，會達到鏡像抑制之功能。由於我們使用來產生正交訊號的多相位濾波器(Poly Phase Filter)，對於製程變異相當敏感，因此最後實現的單邊帶調變混頻器有頻飄的狀況。當電晶體偏壓為0.4 V，LO驅動功率為3 dBm時，頻帶為31 ~ 40 GHz，增益範圍為-16.3 ± 0.5 dB，鏡像抑制則有35 dB，整體晶片佈局面積為710 μm × 770 μm。Item 38GHz 鏡像抑制混頻器與可變增益放大器設計(2020) 童義倫; Tung, Yi-Lun隨著毫米波頻段的發展，在相位陣列(Phase Array)架構的射頻收發器系統中，混頻器與可變增益放大器為相當重要的元件。由於互補式金氧半導體製程(CMOS)具有低成本以及高整合度的優勢，所以被廣泛地運用於毫米波的電路設計上。因此本論文將使用 TSMC 65nm CMOS 製程，設計實現 38 GHz 鏡像抑制混頻器與可變增益放大器。 本論文第一顆電路為鏡像抑制降頻器，採用I/Q 訊號調變的方式消除鏡像訊號，並透過耦合器在寬頻下做到兩正交訊號振幅與相位匹配，來達到寬頻的鏡像拒斥比。此外在 IF 端加上緩衝放大器來提升整體轉換增益。當LO的驅動功率為 3 dBm時，在 34 GHz 至 43 GHz時的鏡像拒斥比皆小於- 30 dBc，轉換增益為 -6±1 dB，功耗約為9.72 mW，晶片佈局面積為780 μm × 760 μm。 第二顆電路為 38 GHz可變增益放大器，透過數位控制技術來調整可變增益範圍，採用一級的電流控制架構(Current Steering)來實現。透過在電流控制架構加上Body Bias，此架構能讓可變增益放大器在低偏壓的操作下，提供足夠的可調增益範圍。當供應電壓 Vdd 為 1.2 V時，於 38 GHz 有最高增益 14.96dB，可變增益範圍則是在 6.68 dB ~ 14.96dB，約有 8.28 dB，整體功率消耗約為 33 mW，晶片佈局面積為 400 μm × 800 μm。Item 5 G毫米波網路中以比例公平為基礎之用戶連線與資源配置(2023) 李奕叡; Lee, Yi-Rui5G毫米波網絡使用在頻段為GHz，已知能夠提供Gbps級別的速度。然而，在這些頻段中，通道容易受到損壞。因此，類似Wi-Fi網絡，小型基站被部署在服務區域內，以解決這個問題。本論文討論了一種基於對偶分解方法的分散式演算法。在該分散式演算法中，不僅可以確定用戶端和存取點之間的連線，還可以以一種比例公平(proportional fairness,PF)的方式分配通道資源。具體而言，本論文運用隨機幾何學來計算網絡整體吞吐性能的平均值。這有助於節省從大量模擬運行中取平均值的工作。Item 5.2 GHz互補式金屬氧化物半導體功率放大器與線性化技術研究(2016) 許敬易; Hsu, Chin-Yi本論文研製之三個5.2 GHz功率放大器分別利用變壓器功率合成技術、電流合成變壓器技術與內建線性器技術來設計，並實現於標準0.18-μm 1P6M互補式金屬氧化物半導體製程(Standard 0.18-μm 1P6M CMOS process)中。本論文之功率放大器量測包含了S參數、連續波訊號與數位調變訊號，其中量測數位調變之特性時所打入的訊號為IEEE 802.11a WLAN之OFDM 54 Mbps 64-QAM Modulated Signal。 第一個電路為利用變壓器功率合成技術之5.2 GHz功率放大器，透過變壓器的阻抗轉換與功率結合之能力，達成輸入共軛匹配、輸出功率阻抗匹配與高輸出功率。當功率放大器的VG1分別為0.85 V與1.0 V時，其功率增益(Power gain)分別約為16.59 dB與16.27 dB，飽和輸出功率Psat分別約為24.9 dBm與24.79 dBm，1-dB增益壓縮點之輸出功率OP1dB分別約為20.3 dBm與18 dBm，靜態電流分別為218.35 mA與334.91 mA，最大功率附加效率Peak PAE分別約為28.37 %與26.46 %，整體晶片佈局面積為1.2 mm × 0.6 mm。 第二個電路為利用電流合成變壓器技術之5.2 GHz功率放大器，以利用變壓器功率合成技術之5.2 GHz功率放大器為基礎，為了得到更高的輸出功率，本電路透過電流合成變壓器技術將其輸出端做功率結合，並達到輸出功率提升近3 dBm的效果。當功率放大器的VG1分別為0.85 V與1.0 V時，其功率增益(Power gain)分別約為14.29 dB與13.48 dB，飽和輸出功率Psat分別約為27.59 dBm與27.49 dBm，1-dB增益壓縮點之輸出功率OP1dB分別約為21.43 dBm與17.96 dBm，靜態電流分別約為457.9 mA與666.61 mA，最大功率附加效率Peak PAE分別約為20.18 %與18.83 %，整體晶片佈局面積為1.2 mm × 1.15 mm。 第三個電路為具內建線性器之5.2 GHz功率放大器，以利用電流合成變壓器技術之5.2 GHz功率放大器為基礎，在其輸入端掛接一疊接組態線性器，並透過改變線性器之控制電壓Vctrl而達到控制功率放大器之線性度改善的程度。當功率放大器的VG1為1.0 V且線性器開啟時，功率增益約8.74 dB，飽和輸出功率Psat約為25.01 dBm，1-dB增益壓縮點之輸出功率OP1dB約為22 dBm，最大功率附加效率Peak PAE約為9.92 %，三階交互調變失真IMD3在輸出功率約為18 dBm以前皆可抑制在35 dBc左右，誤差向量振幅EVM在輸出功率約為16 dBm以前皆可抑制在2 %左右，當誤差向量振幅EVM約為5.6 %時所操作之輸出功率約為19 dBm，整體晶片佈局面積為1.2 mm × 1.17 mm。Item 5.3 GHz互補式金屬氧化物半導體功率放大器與線性化技術研究(2017) 林佳龍; Lin, Chia-Lung本論文研製之三個5.3 GHz功率放大器分別利用變壓器功率合成技術、電流合成變壓器技術與內建線性器技術來設計，並實現於標準0.18-μm 1P6M互補式金屬氧化物半導體製程(Standard 0.18-μm 1P6M CMOS process)中。本論文之功率放大器量測包含了S參數與連續波訊號。 第一個電路為利用變壓器功率合成技術之5.3 GHz功率放大器，透過變壓器的阻抗轉換與功率結合之能力，達成輸入共軛匹配、輸出功率阻抗匹配與高輸出功率。當功率放大器的Vg1為0.85 V時，其功率增益(Power gain)約為18.19 dB，飽和輸出功率Psat約為26.10 dBm，1-dB增益壓縮點之輸出功率OP1dB約為21.20 dBm，靜態電流約為294.60 mA，最大功率附加效率Peak PAE約為21.30 %，整體晶片佈局面積為1.17 mm × 0.64 mm。 第二個電路為利用電流合成變壓器技術之5.3 GHz功率放大器，以第一個電路為基礎，為了得到更高的輸出功率，我們透過電流合成變壓器技術將其輸出端做功率結合，並達到輸出功率提升近3 dBm的效果。當功率放大器的Vg1為0.85 V時，其功率增益(Power gain)約為16.43 dB，飽和輸出功率Psat分別約為29.43 dBm，1-dB增益壓縮點之輸出功率OP1dB約為25.44 dBm，靜態電流約為610.50 mA，最大功率附加效率Peak PAE約為23.06 %，整體晶片佈局面積為1.09 mm × 1.16 mm。 第三個電路為具內建線性器之5.3 GHz功率放大器，以第二個電路為基礎，在其輸入端掛接一疊接組態線性器，並透過改變線性器之控制電壓Vctrl而達到控制功率放大器之線性度改善的程度。當功率放大器的Vg1為0.85 V且線性器開啟時，功率增益約14.04 dB，飽和輸出功率Psat約為28.66 dBm，1-dB增益壓縮點之輸出功率OP1dB約為25.11 dBm，最大功率附加效率Peak PAE約為21.00 %，三階交互調變失真IMD3在輸出功率約為19.45 dBm以前皆可抑制在-40 dBc左右，整體晶片佈局面積為1.09 mm × 1.16 mm。Item 5G下世代車聯網於授權與非授權頻譜中使用人工智慧技術之控制資源分配方法之研究(2024) 何昱旻; Ho, Yu-MinItem 5G毫米波網路中最大最小公平資源配置之研究(2024) 陳柏丞; Chen, Po-Chen5G毫米波網絡(millimeter Wave, mmWave)是一種高頻信號，波長在毫米範圍內。由於毫米波的波長極短且穿透能力差，並且其有效範圍有限，本論文考慮到這些特性，將其與最大最小公平資源分配相結合。類似於無線局域網（Wireless LANs），接入點（AP）之間的流量負載分佈通常是不均衡的，導致用戶之間的頻寬分配不公平。通過最大最小資源分配，可以顯著減少負載不均衡和隨之而來的不公平頻寬分配。在本論文中，我們提出了一種有效的解決方案來確定用戶與接入點的連接，以實現最大最小公平的頻寬分配。我們展示了公平性與負載平衡之間的密切關係，這使我們能夠利用負載平衡技術來實現最佳的最大最小公平頻寬分配。我們的模擬結果表明，所提出的部份連線演算法接近於實現最佳負載平衡。最後，我們將我們的方法與比例公平資源分配進行了比較，並探討了兩者之間的差異及其優缺點。Item 5G毫米波網路中用戶連線與資源配置演算法之設計(2019) 邱昱瀚; Ciou, Yu-Han5G毫米波網絡可透過使用波束成形(beamforming)技術、與小細胞接入點(small cell access points, AP)的密集部署，以提供Gbps等級的速率。在本論文中，我們考慮用戶連線與通道資源分配的問題。該問題可以表示為整數非線性最佳化。為了解決該問題，我們首先利用對偶分解(dual decomposition)法來獲得基準場景的集中式(centralized)演算法。在基準場景中，並沒有考慮用戶端需求。接著，我們將用戶本身的需求分別考慮在限制中或作為目標中的權重，然後提出遞迴式與分散式(distributed)演算法。數值結果顯示我們提出的兼具用戶需求考量的演算法在吞吐量方面可明顯地優於基準場景之演算法。