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Item 應用於28 GHz相移器與可變增益放大器設計(2020) 林谷容; Lin, Ku-Jung由於行動通訊系統的容量不敷使用，目前的研究逐漸轉向毫米波發展，其中包括了更高速的傳輸、更豐富的頻寬、低延遲等優點。在我國的首波5G釋照頻段中，分別有3.5 GHz、1800 MHz和28 GHz，較高的工作頻率可提供小型化的相位陣列系統，因此28 GHz的頻段在5G無線通訊的應用中是具有競爭力的。 本論文設計三個應用於28 GHz的電路，第一個電路為28 GHz五位元相移器，由180°之相位可反向衰減器(PIVA)、90°反射式相移器(RTPS)和三個開關式相移器(STPS)組成，整體晶片佈局面積(含PAD)為0.94 mm × 0.57 mm，操作頻率為27 GHz至29 GHz。量測結果顯示，在中心頻率28 GHz時，整體輸入輸出反射損耗分別小於 -14.1 dB及 -5.1 dB，均方根振幅誤差和相位誤差分別為0.5 dB和2.72°，此相移器屬於被動電路。 與第一個設計相比，第二個電路改善了設計的頻率響應，整體晶片佈局面積(含PAD)為0.94 mm × 0.57 mm，操作頻率為27.5 GHz至31.5 GHz，在中心頻率29.5 GHz時，模擬之輸入輸出反射損耗分別小於 -15 dB及 -12 dB，均方根振幅誤差和相位誤差分別為0.1 dB和0.2°。同樣地，此相移器也屬於被動電路。 第三個電路為28 GHz可變增益放大器，利用兩級電流控制(current steering)機制降低相位變化，同時維持一定的增益變化範圍(gain control range)，整體晶片佈局面積(含PAD)為0.65 mm x 0.58 mm。量測結果顯示，在28 GHz時小訊號增益範圍為2.8 dB至10.8 dB，整體輸入輸出反射損耗分別小於 -10.5 dB和 -13.9 dB，相位差為7.5º，OP1dB小於 -1.2 dBm，直流功耗為35.3 mW。Item 38 GHz可變增益放大器與單邊帶調變混頻器設計(2019) 林禎芳; Lin, Chen-Fang隨著毫米波頻段的發展，在相位陣列(Phase Array)架構的射頻收發器中，可變增益放大器及混頻器為重要的元件。由於互補式金氧半導體製程(CMOS)的進步，近年來已經可以將大部分的射頻電路整合在一起，且CMOS具有低功率消耗、低成本及高整合度的優勢，因此本論文將使用TSMC 65nm CMOS製程，設計實現38 GHz可變增益放大器與單邊帶調變混頻器。 第一個電路為38 GHz低相位變化之可變增益放大器，採用兩級的電流控制架構(Current Steering)，透過數位控制與相位補償技術，來維持在可變增益範圍內的低相位變化，及降低系統控制複雜度。當供應電壓Vdd為2 V，Vg1、Vg2分別為0.6 V、1.6 V時，在38 GHz有最高增益17.67 dB，可變增益範圍則是在2.61 dB ~ 17.67 dB，約有15.06 dB，相位差為2.69°，1-dB增益壓縮點之輸出功率OP1dB約為-0.68 dBm，整體功率消耗約為56.77 mW，整體晶片佈局面積為460 μm × 680 μm。 第二個電路為38 GHz單邊帶調變混頻器，藉由給予兩顆混頻器正交訊號，將兩個相差180°的輸出訊號合成後，會達到鏡像抑制之功能。由於我們使用來產生正交訊號的多相位濾波器(Poly Phase Filter)，對於製程變異相當敏感，因此最後實現的單邊帶調變混頻器有頻飄的狀況。當電晶體偏壓為0.4 V，LO驅動功率為3 dBm時，頻帶為31 ~ 40 GHz，增益範圍為-16.3 ± 0.5 dB，鏡像抑制則有35 dB，整體晶片佈局面積為710 μm × 770 μm。Item X頻帶CMOS功率放大器設計(2014) 王人緯; Jen-Wei WangX 頻帶有許多重要的應用，如軍事、雷達、衛星通訊及科學研究等。在過去，砷化鎵(GaAs)擬晶性高電子遷移率電晶體(Pseudomorphic High Electron MobilityTransistor, pHEMT)擁有高崩潰電壓、低雜訊等優點因此成為X 頻帶的主流。近年來，由於製程的改進，使CMOS 製程適合應用於X 頻帶，然而由於CMOS 製程中低崩潰電壓元件與高損耗的矽基板，在X 頻帶中高功率表現的CMOS 功率放大器設計仍是個挑戰。本論文基於 0.18 μm CMOS 製程，提出兩個應用於CMOS X 頻帶的功率放大器。第一個晶片採用兩路直接並聯電晶體與功率結合變壓器，透過最佳化變壓器之尺寸與輸入匹配電容，可達到雙倍輸出功率與較小的晶片面積。經由量測結果，第一顆功率放大器在10 GHz 飽和功率(Psat)輸出為23.1 dBm，功率附加效率(PAE)為12%。此晶片在8.6 GHz 有最佳表現，飽和功率(Psat)輸出為24.8 dBm，功率附加效率(PAE)為20%。含pad 之晶片面積為0.78 mm2。為了進一步提升輸出功率，第二顆晶片採用平行結合變壓器(PCT)技術，結合三組差動式功率放大器。由於較小的元件的尺寸，阻抗轉換比降低，因此簡化了輸出匹配網路設計。經由量測結果，第二顆功率放大器在10 GHz 達到了高的飽和功率(Psat)26 dBm，功率附加效率(PAE)為12.5%。此晶片在9GHz 有最佳表現，飽和功率(Psat)輸出為27.1 dBm，功率附加效率(PAE)為22%。含pad 之晶片面積只有0.88 mm2。Item 24 GHz與38 GHz功率放大器及線性化技術研究(2019) 洪傳奇; Hung, Chuan-Chi第一顆電路為利用直接匹配技術之38 GHz二級功率放大器，透過傳輸線匹配網路達成輸出功率阻抗匹配、輸入共軛匹配之效果。當操作頻率為38 GHz且功率放大器的VG與VDD為-0.5 V與4 V時，其功率增益(Power gain)約為15.63 dB，飽和輸出功率Psat約為20.31 dBm，1-dB增益壓縮點之輸出功率(OP1dB)約為18.9 dBm，靜態電流約為81.5 mA，最大功率附加效率Peak PAE約為23.8 %，整體晶片佈局面積為1.2 mm × 0.8 mm。 第二顆電路為內具線性器之38 GHz二級功率放大器，線性器架構採用共源極組態。當操作頻率為38 GHz且VG為-0.5 V時，在線性器開啟狀態下(Vctrl = -0.2 V)，量測小訊號增益(S21)約為12.61 dB，輸入輸出反射損耗(S11、S22)分別為-7.81 dB與-13.23 dB，三階交互調變失真IMD3在-40 dBc的輸出功率約為14.12 dBm，整體晶片佈局面積為1.2 mm × 0.8 mm。 第三顆電路為內具線性器之38 GHz二級功率放大器，線性器架構採用共源極串級電阻組態。當操作頻率為38 GHz且VG為-0.5 V時，在線性器開啟狀態下(Vctrl = -0.3 V)，量測小訊號增益(S21)約為12.43 dB，輸入輸出反射損耗(S11、S22)分別為-9.3 dB與-12.71 dB，三階交互調變失真IMD3在-40 dBc的輸出功率約為13.55 dBm，整體晶片佈局面積為1.2 mm × 0.8 mm。 第四顆電路為內具線性器之38 GHz二級功率放大器，線性器架構採用疊接組態。當操作頻率為38 GHz且VG為-0.5 V時，在線性器開啟狀態下(Vctrl = -0.4 V)，量測小訊號增益(S21)約為11.56 dB，輸入輸出反射損耗(S11、S22)分別為-9.28 dB與-12.3 dB，三階交互調變失真IMD3在-40 dBc的輸出功率約為14.42 dBm，整體晶片佈局面積為1.2 mm × 0.8 mm。 第五顆電路為利用變壓器功率結合技術之38 GHz功率放大器，透過變壓器的功率結合與阻抗轉換特性來達成輸入共軛匹配與輸出功率匹配。當操作頻率為38 GHz且VG1為0.6 V時，功率增益(Power gain)約為15.07 dB，飽和輸出功率Psat約為19.98 dBm，1-dB增益壓縮點之輸出功率(OP1dB)約為15.05 dBm，靜態電流約為114 mA，最大功率附加效率Peak PAE約為29.42 %，整體晶片佈局面積為0.47 mm × 0.57 mm。 第六顆電路為利用變壓器電流結合技術之24 GHz功率放大器，採用二級功率放大器的方式以提升增益，接著使用變壓器電流結合技術來提高輸出功率。當操作頻率為24 GHz且VG1為1 V時，功率增益(Power gain)約為14.07 dB，飽和輸出功率Psat約為23.9 dBm，1-dB增益壓縮點之輸出功率(OP1dB)約為19.07 dBm，靜態電流約為354.06 mA，最大功率附加效率Peak PAE約為13 %，整體晶片佈局面積為0.99 mm × 0.91 mm。Item 應用於第五代行動通訊之28 GHz與38 GHz之功率放大器研究(2017) 林煜哲; Lin, Yu-Zhe第一個電路為利用變壓器功率合成技術之Ka頻帶之功率放大器，使用半圈之變壓器實現功率結合與阻抗轉換以達到節省晶片面積，在量測頻率28 GHz時，增益為10.13 dB，飽和輸出功率為21.69 dBm，OP1dB為16.48 dBm，最大功率附加效率Peak PAE為19.36 %，整體晶片佈局面積為0.29 mm2。 第二個電路為變壓器電流合成技術之Ka頻帶功率放大器，為了提升功率放大器的增益，採用二級功率放大器進行設計，再使用變壓器電流合成技術提升輸出功率，量測結果在28 GHz時增益為14.07 dB，飽和輸出功率為23.9 dBm，OP1dB為19.07 dBm，最高功率附加效率為13 %，晶片佈局面積為0.9 mm2。 第三個電路為利用直接並聯功率合成瓦級功率輸出之Ka頻帶功率放大器，為了達到高增益，透過三級放大器進行設計，並使用直接並聯功率合成提升輸出功率，量測結果在38GHz時增益為19.6 dB，飽和輸出功率為28.4 dBm，OP1dB為27.6 dBm，最高功率附加效率為22.92 %，整體晶片佈局面積為5.22 mm2。Item C頻帶互補式金屬氧化物半導體功率放大器與線性化技術研究(2017) 鄭怡建; Cheng, Yi-Chien第一顆電路為使用變壓器功率合成技術之C頻段功率放大器，以變壓器功率合成技術完成放大器功率結合，並藉由阻抗轉換特性達成輸出與輸入之阻抗匹配。當操作頻率為5.3 GHz且VG1為0.85 V時，功率增益約16.48 dB，飽和輸出功率(Psat)約為27.69 dBm，1-dB增益壓縮點之輸出功率(OP1dB)約為22.53 dBm，最大功率附加效率(PAE)約為28.34 %。整體晶片佈局面積為1.17 mm × 0.655 mm。 第二顆電路為具內建線性器之C頻段功率放大器，線性器架構採用共閘極串級二極體組態。當操作頻率為5.3 GHz，且VG1為1 V線性器開啟時，功率增益約14.25 dB，飽和輸出功率(Psat)約為27.06 dBm，1-dB增益壓縮點之輸出功率(OP1dB)從22.48 dBm提升至26.24 dBm，最大功率附加效率(PAE)約為23.94 %，三階交互調變失真IMD3在輸出功率約為18 dBm以前皆可抑制在-40 dBc左右。整體晶片佈局面積為1.14 mm × 0.64 mm。 第三顆電路為具內建線性器之C頻段功率放大器，線性器架構採用疊階組態。當操作頻率為5.3 GHz ，且VG1為0.85 V線性器開啟時，功率增益約11.98 dB，飽和輸出功率(Psat)約為26.84 dBm，1-dB增益壓縮點之輸出功率(OP1dB)從 22.69 dBm提升至24.7 dBm，最大功率附加效率(PAE)約為22.22 %，而三階交互調變失真IMD3在輸出功率約為18.5 dBm以前皆可抑制在-40 dBc左右。整體晶片佈局面積為1.14 mm × 0.64 mm。 第四顆電路為具內建線性器之C頻段功率放大器，線性器架構採用共閘極串級電阻組態。當操作頻率為5.3 GHz ，且VG1為0.85 V線性器開啟時，功率增益約13.1 dB，飽和輸出功率(Psat)約為26.94 dBm，1-dB增益壓縮點之輸出功率(OP1dB)從20.95 dBm提升至23.81 dBm，最大功率附加效率(PAE)約為25.05 %，而三階交互調變失真IMD3在輸出功率約為18.5 dBm以前皆可抑制在-40 dBc左右。整體晶片佈局面積為1.14 mm × 0.64 mm。Item 5.3 GHz互補式金屬氧化物半導體功率放大器與線性化技術研究(2017) 林佳龍; Lin, Chia-Lung本論文研製之三個5.3 GHz功率放大器分別利用變壓器功率合成技術、電流合成變壓器技術與內建線性器技術來設計，並實現於標準0.18-μm 1P6M互補式金屬氧化物半導體製程(Standard 0.18-μm 1P6M CMOS process)中。本論文之功率放大器量測包含了S參數與連續波訊號。 第一個電路為利用變壓器功率合成技術之5.3 GHz功率放大器，透過變壓器的阻抗轉換與功率結合之能力，達成輸入共軛匹配、輸出功率阻抗匹配與高輸出功率。當功率放大器的Vg1為0.85 V時，其功率增益(Power gain)約為18.19 dB，飽和輸出功率Psat約為26.10 dBm，1-dB增益壓縮點之輸出功率OP1dB約為21.20 dBm，靜態電流約為294.60 mA，最大功率附加效率Peak PAE約為21.30 %，整體晶片佈局面積為1.17 mm × 0.64 mm。 第二個電路為利用電流合成變壓器技術之5.3 GHz功率放大器，以第一個電路為基礎，為了得到更高的輸出功率，我們透過電流合成變壓器技術將其輸出端做功率結合，並達到輸出功率提升近3 dBm的效果。當功率放大器的Vg1為0.85 V時，其功率增益(Power gain)約為16.43 dB，飽和輸出功率Psat分別約為29.43 dBm，1-dB增益壓縮點之輸出功率OP1dB約為25.44 dBm，靜態電流約為610.50 mA，最大功率附加效率Peak PAE約為23.06 %，整體晶片佈局面積為1.09 mm × 1.16 mm。 第三個電路為具內建線性器之5.3 GHz功率放大器，以第二個電路為基礎，在其輸入端掛接一疊接組態線性器，並透過改變線性器之控制電壓Vctrl而達到控制功率放大器之線性度改善的程度。當功率放大器的Vg1為0.85 V且線性器開啟時，功率增益約14.04 dB，飽和輸出功率Psat約為28.66 dBm，1-dB增益壓縮點之輸出功率OP1dB約為25.11 dBm，最大功率附加效率Peak PAE約為21.00 %，三階交互調變失真IMD3在輸出功率約為19.45 dBm以前皆可抑制在-40 dBc左右，整體晶片佈局面積為1.09 mm × 1.16 mm。Item Ka頻帶升頻混頻器與I/Q調變器設計與實現(2016) 黃絹容; Huang, Chuan-Jung對於射頻收發器系統來說，混頻器與調變器扮演著相當重要的角色，為了達到混頻與高隔離度，現今，混頻器與調變器的設計以砷化鎵製程(GaAs process)為主。隨著CMOS的進步，近年來射頻電路大部份已經成功整合至CMOS 製程當中，且CMOS具有低功率消耗、低成本、高整合度的優勢，因此本論文將設計及實現Ka頻帶升頻混頻器、次諧波混頻器、I/Q調變器。 本論文將介紹第一個電路為Ka頻帶升頻混頻器，藉由電晶體偏壓操作在弱反轉區而達到低功率消耗與低LO驅動功率且有不錯的轉換增益。在IF端加入緩衝放大器(Buffer Amplifier)以提高功率增益。在LO驅動功率為0 dBm時，量測結果之頻帶為15-34 GHz、轉換增益為 1.5±2.5 dB、整體功率消耗約為2.5 mW，LO-IF與LO-RF的隔離度大於45 dB，晶片佈局面積為0.31 mm^2。 然而Ka頻帶升頻混頻器在LO頻率下的功率與低邊頻帶、高邊頻帶的訊號較相近，為了改善這個問題，因此將升頻混頻器延伸至次諧波混頻器降低LO端頻率，也可以降低鎖相迴路與壓控震盪器的設計難度。而第二個介紹的電路次諧波混頻器其2LO-IF與2LO-RF的隔離度大於58 dBm、LO-IF與LO-RF的隔離度大於51 dB，晶片面積為0.6156 mm^2。 為了提高系統的靈敏度，而設計第三個電路為應用於Ka頻帶的正交調變器。藉由輸入訊號分成I路徑、Q路徑兩個路徑，消除輸出高邊頻帶或低邊訊號其中一邊訊號來提高系統的靈敏度與整個系統的線性度。此電路最大特色為擁有較寬頻的鏡像拒斥比，其晶片面積為0.825 mm^2。Item 5.2 GHz互補式金屬氧化物半導體功率放大器與線性化技術研究(2016) 許敬易; Hsu, Chin-Yi本論文研製之三個5.2 GHz功率放大器分別利用變壓器功率合成技術、電流合成變壓器技術與內建線性器技術來設計，並實現於標準0.18-μm 1P6M互補式金屬氧化物半導體製程(Standard 0.18-μm 1P6M CMOS process)中。本論文之功率放大器量測包含了S參數、連續波訊號與數位調變訊號，其中量測數位調變之特性時所打入的訊號為IEEE 802.11a WLAN之OFDM 54 Mbps 64-QAM Modulated Signal。 第一個電路為利用變壓器功率合成技術之5.2 GHz功率放大器，透過變壓器的阻抗轉換與功率結合之能力，達成輸入共軛匹配、輸出功率阻抗匹配與高輸出功率。當功率放大器的VG1分別為0.85 V與1.0 V時，其功率增益(Power gain)分別約為16.59 dB與16.27 dB，飽和輸出功率Psat分別約為24.9 dBm與24.79 dBm，1-dB增益壓縮點之輸出功率OP1dB分別約為20.3 dBm與18 dBm，靜態電流分別為218.35 mA與334.91 mA，最大功率附加效率Peak PAE分別約為28.37 %與26.46 %，整體晶片佈局面積為1.2 mm × 0.6 mm。 第二個電路為利用電流合成變壓器技術之5.2 GHz功率放大器，以利用變壓器功率合成技術之5.2 GHz功率放大器為基礎，為了得到更高的輸出功率，本電路透過電流合成變壓器技術將其輸出端做功率結合，並達到輸出功率提升近3 dBm的效果。當功率放大器的VG1分別為0.85 V與1.0 V時，其功率增益(Power gain)分別約為14.29 dB與13.48 dB，飽和輸出功率Psat分別約為27.59 dBm與27.49 dBm，1-dB增益壓縮點之輸出功率OP1dB分別約為21.43 dBm與17.96 dBm，靜態電流分別約為457.9 mA與666.61 mA，最大功率附加效率Peak PAE分別約為20.18 %與18.83 %，整體晶片佈局面積為1.2 mm × 1.15 mm。 第三個電路為具內建線性器之5.2 GHz功率放大器，以利用電流合成變壓器技術之5.2 GHz功率放大器為基礎，在其輸入端掛接一疊接組態線性器，並透過改變線性器之控制電壓Vctrl而達到控制功率放大器之線性度改善的程度。當功率放大器的VG1為1.0 V且線性器開啟時，功率增益約8.74 dB，飽和輸出功率Psat約為25.01 dBm，1-dB增益壓縮點之輸出功率OP1dB約為22 dBm，最大功率附加效率Peak PAE約為9.92 %，三階交互調變失真IMD3在輸出功率約為18 dBm以前皆可抑制在35 dBc左右，誤差向量振幅EVM在輸出功率約為16 dBm以前皆可抑制在2 %左右，當誤差向量振幅EVM約為5.6 %時所操作之輸出功率約為19 dBm，整體晶片佈局面積為1.2 mm × 1.17 mm。