學位論文
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Item 毫米波單邊帶升頻器與寬頻調變器設計(2023) 游詠捷; Yu, Yung-Chieh隨著通訊世代的演進，第五代行動通訊為了避免壅塞的低頻頻段且希望有較大頻寬將資料傳輸率提升，故已發展至毫米波頻段，其中要將基頻訊號升頻至毫米波頻段，必須藉由射頻收發機中的調變器與混頻器。由於互補式金氧半導體製程(CMOS)的成熟發展，其有低成本、低功耗與高整合度的優點，並能將大部分的射頻電路整合在一起，故本論文使用TSMC 180-nm CMOS RF與TSMC 90-nm CMOS RF製程來實現單邊帶升頻器與寬頻調變器。第一個電路為單邊帶升頻器，透過供給兩顆混頻器正交訊號，產生相位差180˚的輸出訊號，在輸出端便可消除其中一邊頻帶的訊號，此外為了彌補被動式混頻器之損耗，在RF端後級加上一緩衝放大器，採用兩級疊接組態串連的架構，提供大約18.14 dB的高增益與4.54 dB的雜訊指數。整體單邊帶升頻器模擬與量測之特性趨勢相近，在LO驅動功率3 dBm且偏壓0.6 V下，轉換增益為-7.35 dB ± 0.5 dB，頻寬約為26~28 GHz，鏡像拒斥比在-40 dB下的頻寬約為22~29 GHz，整體晶片面積約為1125μm × 730μm。第二個電路為寬頻調變器，透過I/Q調變訊號的方式饋入兩顆混頻器來消除鏡像訊號，並利用巴倫器、二階耦合器與匹配元件等來達成寬頻的鏡像拒斥比。在電晶體偏壓為0.35 V、IF頻率為0.1 GHz、RF頻率為28 GHz、LO驅動功率為10 dBm時，實現轉換增益為-9.31 ± 0.5 dB時，有約27~46 GHz的頻寬，且-40 dB下的鏡像抑制頻寬約為28~42 GHz，擁有寬頻的鏡像抑制效果，整體晶片面積約952μm × 682μm。Item 阻抗感測器與1.95GHz鏡像抑制混頻器設計(2022) 賴新亞; Lai, Hsin-Ya隨著通訊世代的演進，手機中射頻前端模組的複雜性呈現指數級的成長，如何提高天線效率在智慧型手機的整體射頻性能是最關鍵的挑戰。其中集成天線的應用較容易受到外部條件改變所影響，進而導致天線與射頻前端間的阻抗不匹配。阻抗不匹配時會降低射頻前端和天線間的功率傳輸並增加通信單元對雜訊的敏感性。因此本論文設計實現之阻抗感測器 (Impedance Sensor)，用來感測環境中是否存在外部干擾，並將阻抗調諧網路設置至最佳的狀態，以便在不同的使用條件下都能夠使裝置運作在較高的效能範圍內。第一顆電路為阻抗感測器，透過定向耦合器 (Directional Coupler) 以及雙端天線結構來提升感測器的解析度。透過雙端天線的二次反射來增加阻抗檢測訊號的變化量，並提出兩種架構來提高對於阻抗感測的敏感度。第二顆電路為鏡像抑制混頻器，採用I/Q 訊號調變的方式消除鏡像訊號，並在IF端加上緩衝放大器來提升整體轉換增益。當LO驅動功率為3 dBm時，在1.5 GHz至2 GHz的鏡像拒斥比皆小於 - 35 dBc，轉換增益為3.863 dB，功耗約為10.8 mW，晶片佈局面積為1.2 mm × 1.14 mm。Item 38GHz 鏡像抑制混頻器與可變增益放大器設計(2020) 童義倫; Tung, Yi-Lun隨著毫米波頻段的發展，在相位陣列(Phase Array)架構的射頻收發器系統中，混頻器與可變增益放大器為相當重要的元件。由於互補式金氧半導體製程(CMOS)具有低成本以及高整合度的優勢，所以被廣泛地運用於毫米波的電路設計上。因此本論文將使用 TSMC 65nm CMOS 製程，設計實現 38 GHz 鏡像抑制混頻器與可變增益放大器。 本論文第一顆電路為鏡像抑制降頻器，採用I/Q 訊號調變的方式消除鏡像訊號，並透過耦合器在寬頻下做到兩正交訊號振幅與相位匹配，來達到寬頻的鏡像拒斥比。此外在 IF 端加上緩衝放大器來提升整體轉換增益。當LO的驅動功率為 3 dBm時，在 34 GHz 至 43 GHz時的鏡像拒斥比皆小於- 30 dBc，轉換增益為 -6±1 dB，功耗約為9.72 mW，晶片佈局面積為780 μm × 760 μm。 第二顆電路為 38 GHz可變增益放大器，透過數位控制技術來調整可變增益範圍，採用一級的電流控制架構(Current Steering)來實現。透過在電流控制架構加上Body Bias，此架構能讓可變增益放大器在低偏壓的操作下，提供足夠的可調增益範圍。當供應電壓 Vdd 為 1.2 V時，於 38 GHz 有最高增益 14.96dB，可變增益範圍則是在 6.68 dB ~ 14.96dB，約有 8.28 dB，整體功率消耗約為 33 mW，晶片佈局面積為 400 μm × 800 μm。Item 利用變壓器功率合成技術之5.2 GHz互補式金氧半導體功率放大器研製(2014) 歐陽弘文近幾年來，隨著無線通訊的快速發展，對於無線網路所要求的吞吐量也越來越高，且由於較低頻的2.4 GHz頻帶使用過於壅塞，導致電路設計上朝向同樣免授權免付費的5 GHz U-NII(Unlicensed National Information Infrastructure)頻帶發展，此外，對於無線收發器來說，功率放大器扮演著舉足輕重的角色，以往，為達高輸出功率與高效率，設計上會以砷化鎵(GaAs)製程為主，然而，互補式金氧半導體(CMOS)製程有著低成本及系統晶片整合的優點，故以5 GHz U-NII頻帶為重心的互補式金氧半導體功率放大器已成為現在的新趨勢，因此本論文將從電路設計的角度切入，設計及實現三個使用不同功率合成技術的5.2 GHz互補式金氧半導體功率放大器。 第一個電路為直接並聯功率合成技術之5~5.8 GHz功率放大器，將兩組功率元件直接並聯，藉此提高輸出功率，晶片佈局面積為0.875×0.705 mm2，在5.2 GHz時之量測增益(S21)為12.3 dB，並達到23.1 dBm的飽和輸出功率(Psat)，18.6 dBm的1dB增益壓縮輸出功率(OP1dB)及19.8%的最高功率輔助效率(PAE)，寬頻功率匹配架構的使用，使得功率放大器從5~5.8 GHz的飽和輸出功率為22.6±0.5 dBm。 第二個電路為兩路變壓器功率合成技術之5.2 GHz功率放大器，為了達到高功率輸出，利用變壓器實現功率合成，晶片佈局面積為1.2×0.6 mm2，量測增益(S21)為15.14 dB，飽和輸出功率(Psat)為25.81 dBm，1dB增益壓縮輸出功率(OP1dB)為21.42 dBm，最高功率輔助效率(PAE)為27.58%。 第三個電路為串聯結合變壓器功率合成技術之5.2 GHz功率放大器，藉由堆疊每一功率元件的電壓，進而抬高整體的輸出電壓及功率，晶片佈局面積為1.2×1 mm2，量測增益(S21)為13.37 dB，飽和輸出功率(Psat)為27.63 dBm，1dB增益壓縮輸出功率(OP1dB)為23.45 dBm，最高功率輔助效率(PAE)為19.18%。