學位論文
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Item 毫米波之寬頻可變增益放大器與功率放大器設計(2023) 陳鈞霖; Chen, Chun-Lin隨著全球進入5G通訊的時代，毫米波的研究和發展越來越重要。其中毫米波所擁有的優勢為高速傳輸速率、較寬的頻寬和較低的延遲，因此，毫米波的運用變成眾人的發展目標。本論文將分別使用90-nm互補式金屬氧化物半導體製程和65-nm互補式金屬氧化物半導體製程，來實現主頻為28 GHz的寬頻增益放大器與寬頻功率放大器。第一個電路為28 GHz寬頻增益放大器，使用兩極皆為疊接組態增加整體的增益，同時使用第一級電流控制架構和基極偏壓技術，來達成較寬高的可變增益範圍，在可變增益範圍維持的前提下，使用共振腔及相位反轉技術達到低相位差。在這顆電路中，實現27 GHz～40 GHz的頻寬，增益皆大於16 dB，可變增益範圍皆可達到6.7，而相位差則低於5度。第二個電路為28 GHz寬頻功率放大器，利用兩級串接的方法增加電路的增益，同時利用變壓器來當作匹配網路和功率結合的元件，第二級放大器採用F類來提高效率。當操作頻率為28GHz時，功率增益(Power gain)為25.588 dB，飽和輸出功率(Psat)為16.558 dBm，最大功率附加效率Peak PAE約為44.821 %，1-dB增益壓縮點之輸出功率(OP1dB)約為12.941 dBm，整體靜態電流約為15.64 mA，功率消耗為18.768 mW。Item 19GHz低雜訊放大器和3.5GHz低雜訊可變增益放大器設計(2023) 黃佳慧; Huang, Jia-Hui隨著網路傳輸速度及無線通訊的需求增加，具寬頻、高速傳輸優點之毫米波波段的重要性日趨重視。在此考量到CMOS製程之低成本，高整合性可達到系統單晶片之優勢，本論文所設計之兩顆電路皆採用個別採用標準90-nm、65-nm 金氧半製程進行設計製造。第一顆電路為應用於衛星通訊頻段17-21GHz之低雜訊放大器，採用TSMC 標準 90-nm CMOS製程所製造設計。此低雜訊放大器第一級放大器使用共源極放大器(Common Source)串接具有中和電容之CS 差動對，此電路使用固定功率之雜訊與阻抗共匹配(PCSNIM)-低雜訊條件下實現低功率損耗、電流再利用技術-兩級放大器共享來自供應電源的直流電流可顯著降低功耗，級間與輸出匹配則採用於矽基製程上設計之中心抽頭變壓器實現以降低電感匹配所浪費的面積。量測結果顯示出，在供應電壓VDD=1.5V下，僅有3mW的功率消耗-2mA的靜態電流，在20.4GHz下具15.57dB的小訊號功率增益，1-dB頻寬為17.5~21.7GHz。線性度量測部分，在19GHz之OP1dB=-9.4dBm。雜訊指數量測部分，在操作1dB頻寬內雜訊指數小於2.4dB，在18GHz可達到最低2dB的雜訊指數，包括DC pad與RF pad之整體晶片面積為665μm×687μm。與已發表之國際期刊相比，此雜訊指數僅2dB、15.57小訊號增益、功耗3mW之90nm CMOS LNA，於17-21GHz操作頻段附近之全積體化互補式金氧半製程中，是世界上第一個達到最低雜訊指數之LNA，且依據FOM性能指標，此低雜訊放大器高達20.1。第二個電路為操作於基頻頻段3-4GHz之低雜訊可變增益放大器VGLNA，採雙端輸入輸出架構，共串接兩級放大器以提高功率增益，第一、二級放大器分別採取電壓緩衝器(Voltage Buffer)與共源極(Common Source)放大器。使用Current Steering-數位控制搭配基極偏壓(Body Bias)之架構調變主放大器增益。採用標準65-nm 1P9M CMOS製程設計，總晶片面積包括DC Pad與RF Pad為695μm×740μm，在供應電壓VDD=1V，VGS=0.65V，基極偏壓VB=1V下，量測小訊號功率增益部分在主頻段3.5GHz時=23.24dB，可變增益範圍GCR=32.77dB。在頻率3.5GHz，1 dB增益壓縮點的輸出功率OP1dB=3.45dBm。雜訊量測部分，在3GHz之NF=1.9dB。Item 應用於5G行動通訊之毫米波可變增益放大器設計(2022) 陳易廷; Chen, Yi-Ting行動通訊系統的需求日益增加，毫米波的研究發展逐漸被重視，其中更高速的傳輸速率、更寬的頻寬以及低延遲的優點，使其更受到矚目。本論文設計兩顆應用於毫米波頻段的電路，第一個電路為28 GHz可變增益放大器，設計一傳統收發機中的可變增益放大器，使用一級 電流控制架構搭配基極偏壓技術，以達成高可變增益範圍的電路，此顆電路在28 GHz時增益S21約為20.76 dB，可變增益範圍約9.25 dB， OP1dB約為0.425 dBm，整體功率約為20.4 mW。整體晶片佈局面積為420 μm × 630 μm。第二顆電路將應用相位陣列天線中，有別於第一顆放大器，此電路更要求相位差，使用一級電流控制架構搭配基極偏壓技術，以達成高可變增益範圍的電路，在可變增益範圍維持的情況使用共振腔及相位反轉技術達到低相位變化，此外第二顆電路涵蓋大部分毫米波頻段，在這顆電路中，成功地實現 27GHz ～ 43 GHz 增益大於15 可變增益範圍大於 8 且相位差低於 5 度的要求。Item 毫米波寬頻鏡像訊號抑制接收機設計(2022) 何泰廷; He, Tai-Ting隨著毫米波頻段的發展，在相位陣列(Phase Array)架構的射頻接收機中，混頻器(Mixer)和可變增益放大器(Variable Gain Amplifier)為重要的元件。由於互補式金氧半導體製程(CMOS)的進步，使得CMOS具有低功率消耗、低成本及高整合度的優勢。本論文將使用標準65-nm 1P9M互補式金屬氧化物半導體製程(Standard 65-nm 1P9M CMOS process)，實現28 GHz鏡像訊號抑制降頻器與2-6 GHz可變增益放大器，最後整合兩電路，實現寬頻鏡像訊號抑制接收機。第一個電路為28 GHz鏡像訊號抑制混頻器，為一種降頻器。將RF訊號和LO訊號混和成IF訊號，使用的技術為I/Q訊號調變(I/Q Modulator)。RF訊號使用威爾京生功率分配器(Wilkinson Power Divider)將訊號分配到I 路徑和Q 路徑降頻器，並且藉由給予兩顆混頻器LO正交訊號和RF訊號，將兩個訊號透過馬相巴倫轉成四相位訊號合成。輸出IF端使用多相位濾波器(Poly Phase Filter)將四相位輸出訊號合成差動訊號。當電晶體閘極偏壓為0.3 V，LO驅動功率為3 dBm時，頻帶為24 ~ 27 GHz，轉換增益(Conversion Gain)範圍為-24 ± 0.3 dB，鏡像拒斥比(Image Rejection Ratio)皆小於-30 dBc。1-dB增益壓縮點之輸入功率〖IP〗_1dB約為-2 dBm。整體功率消耗約為0 mW。整體晶片佈局面積為745μm×770μm(含PAD)和620μm×660μm(不含PAD)。 第二個電路為2-6 GHz可變增益放大器，第一級為電壓緩衝放大器(Voltage Buffer)，電路核心使用Inverter Buffer，第二級使用共源級組態(Common Source Mode)。可變方式採用電流控制架構(Current Steering)，透過類比控制技術，使放大器增益可變。當供應電壓V_DD為1.2 V且V_C= 0 V時，增益約為5.29 dB ~ 20.82 dB，可變增益範圍約有15.53 dB。1-dB增益壓縮點之輸出功率〖OP〗_1dB約為3.8 dBm。整體功率消耗約為43.2 mW。整體晶片面積為665μm×770μm(含PAD)和545μm×595μm(不含PAD)。第三個電路為毫米波寬頻鏡像訊號抑制接收機，由上述兩電路整合實現鏡像訊號抑制接收機。將混頻器混頻後的結果透過可變增益放大器放大，並透過可變技術配合系統產生不同轉換增益，讓此系統有足夠的轉換增益(Conversion Gain)。當電晶體閘極偏壓為0.3 V，LO驅動功率為3 dBm，供應電壓V_DD為1.2 V且V_C= 0 V時，頻帶為23 ~ 29 GHz，轉換增益(Conversion Gain)範圍為-0.5± 0.5 dB，鏡像拒斥比(Image Rejection Ratio)在此頻段皆小於-30 dBc。1-dB增益壓縮點之輸入功率〖IP〗_1dB約為-1 dBm。整體功率消耗約為43.2 mW。整體晶片面積為1405μm×770μm。Item 38 GHz 單邊帶混頻器與可變增益放大器設計(2021) 鄭伊佐; Cheng, Yi-Tso隨著5G行動通訊發展，在相位陣列架構的射頻收發器中，混頻器與可變增益放大器為重要元件。而CMOS具有高整合度、低功率消耗、及低成本的優勢，因此本論文使用標準 65nm CMOS 1P9M製程，實現38 GHz單邊帶混頻器與可變增益放大器。第一個電路為38 GHz單邊帶混頻器，藉由準確的饋入兩顆混頻器正交訊號，將兩個相差180°的輸出訊號合成後，達到寬頻鏡像抑制之功能。當電晶體偏壓為0.4 V，頻帶為31 ~ 40 GHz，增益範圍為-19.8 ± 0.5 dB，鏡像抑制在40 dB的範圍為35~ 40 GHz，整體晶片佈局面積為0.72 mm × 0.8 mm。第二個電路為38 GHz低相位變化之可變增益放大器，採用兩級的電流控制架構，透過數位控制與相位補償技術來維持低相位變化，並加入基極偏壓來提升可變增益範圍。當供應電壓Vdd為1.2 V，在38 GHz有最高增益14.84 dB，可變增益範圍則有14.76 dB，相位誤差為4.62°，整體功率消耗約為20.4 mW，整體晶片佈局面積為0.46 mm × 0.68 mm。Item 38 GHz可變增益放大器與單邊帶調變混頻器設計(2019) 林禎芳; Lin, Chen-Fang隨著毫米波頻段的發展，在相位陣列(Phase Array)架構的射頻收發器中，可變增益放大器及混頻器為重要的元件。由於互補式金氧半導體製程(CMOS)的進步，近年來已經可以將大部分的射頻電路整合在一起，且CMOS具有低功率消耗、低成本及高整合度的優勢，因此本論文將使用TSMC 65nm CMOS製程，設計實現38 GHz可變增益放大器與單邊帶調變混頻器。 第一個電路為38 GHz低相位變化之可變增益放大器，採用兩級的電流控制架構(Current Steering)，透過數位控制與相位補償技術，來維持在可變增益範圍內的低相位變化，及降低系統控制複雜度。當供應電壓Vdd為2 V，Vg1、Vg2分別為0.6 V、1.6 V時，在38 GHz有最高增益17.67 dB，可變增益範圍則是在2.61 dB ~ 17.67 dB，約有15.06 dB，相位差為2.69°，1-dB增益壓縮點之輸出功率OP1dB約為-0.68 dBm，整體功率消耗約為56.77 mW，整體晶片佈局面積為460 μm × 680 μm。 第二個電路為38 GHz單邊帶調變混頻器，藉由給予兩顆混頻器正交訊號，將兩個相差180°的輸出訊號合成後，會達到鏡像抑制之功能。由於我們使用來產生正交訊號的多相位濾波器(Poly Phase Filter)，對於製程變異相當敏感，因此最後實現的單邊帶調變混頻器有頻飄的狀況。當電晶體偏壓為0.4 V，LO驅動功率為3 dBm時，頻帶為31 ~ 40 GHz，增益範圍為-16.3 ± 0.5 dB，鏡像抑制則有35 dB，整體晶片佈局面積為710 μm × 770 μm。