學位論文
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Item 毫米波之寬頻可變增益放大器與功率放大器設計(2023) 陳鈞霖; Chen, Chun-Lin隨著全球進入5G通訊的時代，毫米波的研究和發展越來越重要。其中毫米波所擁有的優勢為高速傳輸速率、較寬的頻寬和較低的延遲，因此，毫米波的運用變成眾人的發展目標。本論文將分別使用90-nm互補式金屬氧化物半導體製程和65-nm互補式金屬氧化物半導體製程，來實現主頻為28 GHz的寬頻增益放大器與寬頻功率放大器。第一個電路為28 GHz寬頻增益放大器，使用兩極皆為疊接組態增加整體的增益，同時使用第一級電流控制架構和基極偏壓技術，來達成較寬高的可變增益範圍，在可變增益範圍維持的前提下，使用共振腔及相位反轉技術達到低相位差。在這顆電路中，實現27 GHz～40 GHz的頻寬，增益皆大於16 dB，可變增益範圍皆可達到6.7，而相位差則低於5度。第二個電路為28 GHz寬頻功率放大器，利用兩級串接的方法增加電路的增益，同時利用變壓器來當作匹配網路和功率結合的元件，第二級放大器採用F類來提高效率。當操作頻率為28GHz時，功率增益(Power gain)為25.588 dB，飽和輸出功率(Psat)為16.558 dBm，最大功率附加效率Peak PAE約為44.821 %，1-dB增益壓縮點之輸出功率(OP1dB)約為12.941 dBm，整體靜態電流約為15.64 mA，功率消耗為18.768 mW。Item 28GHz砷化鎵增強型pHEMT功率放大器與PIN二極體切換器設計(2021) 謝雲岳; Hsieh, Yun-Yueh第一顆電路為內具線性器之28 GHz二級功率放大器，透過傳輸線匹配網路達成輸出功率阻抗匹配、輸入共軛匹配之效果。當VG = 0.5 V時，且線性器為關閉狀態(Vctrl = 0 V)時，在頻率為28 GHz下，其功率增益(Power gain)約為21.16 dB，飽和輸出功率Psat約為24.63 dBm，1-dB增益壓縮點之輸出功率(OP1dB)約為24.01 dBm，最大功率附加效率Peak PAE約為36.41 %，而當線性器為開啟狀態((Vctrl1 = 0.35 V、Vctrl2 = 0.15 V)且頻率為28 GHz時，IMD3在-40 dBc時的輸出功率為16 dBm，整體晶片佈局面積為1 mm × 2 mm。第二顆電路為28 GHz PIN二極體切換器，採用四分之一波長線的SPDT架構。當操作頻率為28 GHz且VON為-4 V、VOFF為1.3 V時， 插入損耗約為2.15 dB，輸入輸出反射損耗(S11、S22)分別為14.07 dB與9.92 dB，0.1-dB增益壓縮點之輸入功率(IP0.1dB)約為17 dBm，整體晶片佈局面積為1 mm × 1 mm。Item 應用於77 GHz汽車防撞雷達系統之毫米波積體電路設計(2012) 林繼揚本論文主要針對77 GHz汽車防撞雷達微波CMOS射頻前端RFICs以及毫米波電路設計研究討論，晶片製作透過國家晶片中心提供的標準TSMC CMOS 90nm製程，內容分為兩個部分，第一個部分為介紹毫米波汽車防撞雷達研究背景，第二部分為毫米波CMOS RFICs之設計與量測。 論文將介紹三個電路，第一個為低雜訊放大器，此設計頻率為71至77 GHz設計上採用三級串接，第一級為共源級組態，主要考量於低雜訊之訴求，第二級與第三級將採用疊接組態，疊接組態將提供高增益，來滿足系統所需之規格，本設計考量將在疊接組態之增益以及雜訊指數，利用中間匹配電感來設計，其電感可以使疊接組態之雜訊指數降低，並可以提高增益，本論文於第三章內容將作設計考量分析，而量測結果在74 GHz時有最小雜訊指數 6.17 dB，增益高達20 dB以上，晶片面積為0.596 ╳ 0.583 mm2。第二個電路為功率放大器，此設計操作頻率為71至77 GHz，設計考量於功率為重，因此在架構上選擇較大之電晶體，且採用疊接組態提高增益，量測結果於頻率71至77 GHz增益維持在20 dB，其晶片面積大小為0.596 ╳ 0.596mm2。第三部分為混頻器，採用環型混頻器架構，系統主要於低LO功率，以及低功率消耗，供應電壓為1.2 V，操作頻率在71至77 GHz，降頻混頻器之OP1dB發生在輸入RF功率為-3 dBm時有-0.5 dBm輸出功率。Item V頻帶功率放大器與I/Q調變器設計(2013) 鍾懿威; Yi-Wei Chung本論文研製之方向為一毫米波發射機系統的子電路分析─功率放大器(Power Amplifier, PA)與I/Q調變器(I/Q Modulator)，電路操作於V頻帶，使用的製程為台積電所提供的TSMC CMOS 90nm RF 1P9M標準製程。 隨著無線通訊技術的迅速發展，射頻積體電路逐漸朝著更高的頻率、資料傳輸速率、寬頻且高整合性的方向前進；無須執照的V頻段具備有達成超高速率傳輸的可行性，係一個利於本次設計研發的頻段。而CMOS製程技術具有小面積、低成本、低功耗、與高整合度等優勢，係一在毫波米頻段極具吸引力的製程技術。 於各電路的模擬設計上採用了安捷倫所提供之ADS(Advanced design system)與電磁模擬軟體SONNET，而設計的電路為功率放大器(Power Amplifier, PA)與I/Q調變器(I/Q Modulator)兩個發射機系統的前端電路，其中功率放大器(Power Amplifier, PA)於設計上採用1：2：4的三級共源極(common source, CS)設計架構，其中第一級與第二級設定為驅動級(Drive Stage)，第三級為功率輸出級(Power Stage)，並在第三級加入一線性器，讓功率輸出有約略6 dBm左右的線性延長現象，於60 GHz的最大輸出功率為9.72 dBm，包含測試pad的晶片面積為0.711 × 0.657 mm2。 I/Q調變器(I/Q Modulator)於設計上，由最基本的混頻原理作為切入，完成一改良式Gilbert-cell混頻器(Modified Gilbert-cell Mixer)，並有效結合數學模型加以驗證一I/Q調變器(I/Q Modulator)的電路架構與模型，包含測試pad的晶片面積為0.6978×0.8126 mm2。