學位論文
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Item 收發轉換器之靜電放電防護設計(2023) 葉庭炘; Yeh, Ting-Hsin傳統雙二極體靜電放電防護架構已被廣泛運用在各個電路之中，但在現在晶片追求越來越小的情況，勢必得縮小其使用面積。本篇論文研究主旨是針對位在射頻電路最前端的收發轉換器電路設計全晶片靜電放電防護電路。在防護電路裡所選擇的元件大小是影響防護能力的重要關鍵，本論文防護電路所選用的電感及電源線間靜電放電箝制電路也會影響其保護能力。為了驗證元件對於防護能力的差別，本論文在0.18um CMOS製程下，設計了10種不同佈局結構的測試電感及一組電源線間靜電放電箝制電路，並透過傳輸線脈衝及人體放電模型的測試來去驗證其耐受度的差別。另外在電源線間靜電放電箝制電路方面，也增加了在不同溫度下最大可承受靜電槍抨擊的次數測試，來驗證在不同溫度下電源線間靜電放電箝制電路的耐受度差別。本論文利用二極體擺放位置的不同，設計了一種並聯二極體的靜電放電防護設計，將二極體與收發轉換器的內部電路結合。與先前參考論文所提出的傳統雙二極體靜電放電防護架構來去做比較之下，傳統雙二極體靜電放電防護架構面積為0.25*0.225 mm2，而本篇論文所提出的並聯二極體靜電放電防護架構面積為0.25*0.17 mm2，這可以有效降低使用面積20%且有至少可以承受人體放電模型3kV的靜電防護能力。Item 元件層級及系統層級之靜電放電防護設計(2017) 傅偉豪; Fu, Wei-Hao隨著製程演進，積體電路中電晶體尺寸逐漸縮小，靜電放電 (ESD) 容易造成晶片內部不可逆之破壞，因此積體電路產品中靜電放電防護的可靠度議題必須被深入探討。 現今的積體電路在出廠時需要做元件層級的靜電放電測試，當積體電路安裝在電子產品後，又需要做系統層級的靜電放電測試。因系統層級靜電放電的測試規範 (IEC 61000-4-2) 的嚴格要求，積體電路產品常通過了元件層級靜電放電的測試標準，也可能無法達到系統層級的靜電放電的標準，因此本論文進行元件層級和系統層級的靜電放電防護研究。 在論文第二章使用雙極性電晶體 (BJT)、二極體 (diode)、閘極接地N型金屬氧化物半導體場效電晶體 (GGNMOS)、靜電放電箝制 (power clamp) 作為靜電放電防護電路的研究基礎，並在0.18um 1.8 V 的 Bi CMOS製程下實現。這些防護電路使用傳輸線觸波產生器 (TLP) 系統、人體放電模式 (HBM) 儀器、靜電槍 (ESD gun) 進行測試，測試結果證明二極體和靜電放電箝制有較好的元件層級的防護能力。瞬態電壓抑制 (TVS) 二極體被用來提升系統層級的靜電放電防護能力。 在論文第三章提出了一項創新使用二極體串嵌入式矽控整流器 (DSESCR) 之靜電放電防護元件，因傳統式的二極體串聯 (TDS) 和 改善型二極體串 (IDS) 有較高箝制電壓及高漏電流，故DSESCR被用來改善缺點。此元件在0.18um 1.8 V 的 CMOS製程下實現。這些防護電路使用TLP系統、HBM 儀器、ESD gun進行測試，測試結果證明能有效改善漏電過大及箝制電壓過大的缺點。 本論文第二章及第三章所設計的元件，可以依其特性應用在各種的電路上，能夠有效的防護內部電路。