學位論文
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Item X波段低雜訊放大器與K/Ka波段功率放大器之設計(2024) 顏辰洋; Chen-Yang, YenItem X頻帶CMOS功率放大器設計(2014) 王人緯; Jen-Wei WangX 頻帶有許多重要的應用，如軍事、雷達、衛星通訊及科學研究等。在過去，砷化鎵(GaAs)擬晶性高電子遷移率電晶體(Pseudomorphic High Electron MobilityTransistor, pHEMT)擁有高崩潰電壓、低雜訊等優點因此成為X 頻帶的主流。近年來，由於製程的改進，使CMOS 製程適合應用於X 頻帶，然而由於CMOS 製程中低崩潰電壓元件與高損耗的矽基板，在X 頻帶中高功率表現的CMOS 功率放大器設計仍是個挑戰。本論文基於 0.18 μm CMOS 製程，提出兩個應用於CMOS X 頻帶的功率放大器。第一個晶片採用兩路直接並聯電晶體與功率結合變壓器，透過最佳化變壓器之尺寸與輸入匹配電容，可達到雙倍輸出功率與較小的晶片面積。經由量測結果，第一顆功率放大器在10 GHz 飽和功率(Psat)輸出為23.1 dBm，功率附加效率(PAE)為12%。此晶片在8.6 GHz 有最佳表現，飽和功率(Psat)輸出為24.8 dBm，功率附加效率(PAE)為20%。含pad 之晶片面積為0.78 mm2。為了進一步提升輸出功率，第二顆晶片採用平行結合變壓器(PCT)技術，結合三組差動式功率放大器。由於較小的元件的尺寸，阻抗轉換比降低，因此簡化了輸出匹配網路設計。經由量測結果，第二顆功率放大器在10 GHz 達到了高的飽和功率(Psat)26 dBm，功率附加效率(PAE)為12.5%。此晶片在9GHz 有最佳表現，飽和功率(Psat)輸出為27.1 dBm，功率附加效率(PAE)為22%。含pad 之晶片面積只有0.88 mm2。Item 應用於第五代行動通訊之28 GHz與38 GHz之功率放大器研究(2017) 林煜哲; Lin, Yu-Zhe第一個電路為利用變壓器功率合成技術之Ka頻帶之功率放大器，使用半圈之變壓器實現功率結合與阻抗轉換以達到節省晶片面積，在量測頻率28 GHz時，增益為10.13 dB，飽和輸出功率為21.69 dBm，OP1dB為16.48 dBm，最大功率附加效率Peak PAE為19.36 %，整體晶片佈局面積為0.29 mm2。 第二個電路為變壓器電流合成技術之Ka頻帶功率放大器，為了提升功率放大器的增益，採用二級功率放大器進行設計，再使用變壓器電流合成技術提升輸出功率，量測結果在28 GHz時增益為14.07 dB，飽和輸出功率為23.9 dBm，OP1dB為19.07 dBm，最高功率附加效率為13 %，晶片佈局面積為0.9 mm2。 第三個電路為利用直接並聯功率合成瓦級功率輸出之Ka頻帶功率放大器，為了達到高增益，透過三級放大器進行設計，並使用直接並聯功率合成提升輸出功率，量測結果在38GHz時增益為19.6 dB，飽和輸出功率為28.4 dBm，OP1dB為27.6 dBm，最高功率附加效率為22.92 %，整體晶片佈局面積為5.22 mm2。Item C頻帶互補式金屬氧化物半導體功率放大器與線性化技術研究(2017) 鄭怡建; Cheng, Yi-Chien第一顆電路為使用變壓器功率合成技術之C頻段功率放大器，以變壓器功率合成技術完成放大器功率結合，並藉由阻抗轉換特性達成輸出與輸入之阻抗匹配。當操作頻率為5.3 GHz且VG1為0.85 V時，功率增益約16.48 dB，飽和輸出功率(Psat)約為27.69 dBm，1-dB增益壓縮點之輸出功率(OP1dB)約為22.53 dBm，最大功率附加效率(PAE)約為28.34 %。整體晶片佈局面積為1.17 mm × 0.655 mm。 第二顆電路為具內建線性器之C頻段功率放大器，線性器架構採用共閘極串級二極體組態。當操作頻率為5.3 GHz，且VG1為1 V線性器開啟時，功率增益約14.25 dB，飽和輸出功率(Psat)約為27.06 dBm，1-dB增益壓縮點之輸出功率(OP1dB)從22.48 dBm提升至26.24 dBm，最大功率附加效率(PAE)約為23.94 %，三階交互調變失真IMD3在輸出功率約為18 dBm以前皆可抑制在-40 dBc左右。整體晶片佈局面積為1.14 mm × 0.64 mm。 第三顆電路為具內建線性器之C頻段功率放大器，線性器架構採用疊階組態。當操作頻率為5.3 GHz ，且VG1為0.85 V線性器開啟時，功率增益約11.98 dB，飽和輸出功率(Psat)約為26.84 dBm，1-dB增益壓縮點之輸出功率(OP1dB)從 22.69 dBm提升至24.7 dBm，最大功率附加效率(PAE)約為22.22 %，而三階交互調變失真IMD3在輸出功率約為18.5 dBm以前皆可抑制在-40 dBc左右。整體晶片佈局面積為1.14 mm × 0.64 mm。 第四顆電路為具內建線性器之C頻段功率放大器，線性器架構採用共閘極串級電阻組態。當操作頻率為5.3 GHz ，且VG1為0.85 V線性器開啟時，功率增益約13.1 dB，飽和輸出功率(Psat)約為26.94 dBm，1-dB增益壓縮點之輸出功率(OP1dB)從20.95 dBm提升至23.81 dBm，最大功率附加效率(PAE)約為25.05 %，而三階交互調變失真IMD3在輸出功率約為18.5 dBm以前皆可抑制在-40 dBc左右。整體晶片佈局面積為1.14 mm × 0.64 mm。Item 射頻功率放大器之靜電放電防護設計(2017) 李冠儀; Li, Guan-Yi本論文旨在利用嵌入矽控整流器之串接二極體來完成大訊號擺幅功率放大器的靜電放電防護設計，為了比較所提出的靜電放電防護電路的優劣性，也設計了串接二極體以及二極體觸發矽控整流器兩種靜電放電防護電路來提供比較。 為了驗證所提出的靜電放電防護電路在實際電路上的效能，本論文也設計了一個功率放大器電路來搭配此次所設計的三種靜電放電防護電路。實驗結果顯示，嵌入矽控整流器之串接二極體不會造成訊號的衰減及失真，且能夠有效的保護功率放大器。 在本論文中所設計的電路皆使用0.18-μm CMOS製程完成。並在實際的量測中發現，搭配串接二極體寄生矽控整流器的功率放大器電路能承受7 kV以上人體放電模式之靜電放電測試。Item K頻帶互補式金氧半功率放大器設計(2015) 劉家凱; Liu, Chia-Kai第一個電路為變壓器功率結合技術之K頻帶功率放大器，採用半圈變壓器 (Half-turn Transformer)實現功率結合與阻抗轉換以達到節省面積，量測結果在23.5 GHz時，增益為12 dB，飽和輸出功率(P_sat)為22.5 dBm，1dB增益壓縮輸出功率(OP_1dB)為18.1 dBm，最高功率輔助效率(PAE)為21.8%，晶片佈局面積為0.29 mm^2。 第二個電路為變壓器電流結合技術之K頻帶功率放大器，延續第一個設計之功率放大器，運用變壓器電流結合技術(Current Combining Transformer)來提升輸出功率，將功率放大單元直接並聯在進行匹配，而為了要提高增益，採用兩級功率放大器進行設計，量測結果在23 GHz時，增益為19.5 dB，飽和輸出功率(P_sat)為24.9 dBm，1 dB增益壓縮輸出功率(OP_1dB)為20.6 dBm，最高功率輔助效率(PAE)為17.0%，晶片佈局面積為0.97 mm^2。Item X頻帶互補式金氧半功率放大器設計與實現(2015) 黃望龍; Huang, Wang-Lung對於射頻收發器系統來說，功率放大器扮演著相當重要的角色，為了達到高輸出功率與高效率，現今，功率放大器的設計以砷化鎵製程(GaAs process)為主。近年來隨著CMOS的進步，射頻電路大部份已經成功整合至CMOS 製程當中，且CMOS具有低功率消耗、低成本、高整合度的優勢，因此本論文將設計及實現三個使用不同功率合成技術的X頻帶互補式金氧半功率放大器。 第一個電路為變壓器功率合成技術之X頻段功率放大器，藉由變壓器實現功率合成而達到較高的輸出功率，量測增益("S" _"21" )為14.189 dB，飽和輸出功率("P" _"sat" )為24.74 dBm，1dB增益壓縮輸出功率(〖"OP" 〗_"1dB" )為16.63 dBm，最高功率附加效率(PAE)為19.9 %，晶片佈局面積為0.56 mm^2。 第二個電路為串聯結合變壓器功率合成技術之X頻段功率放大器，藉由堆疊每一功率元件的電壓，進而抬高整體的輸出電壓及功率，量測增益("S" _"21" )為13.08 dB，飽和輸出功率("P" _"sat" )為26.3 dBm，1dB增益壓縮輸出功率(〖"OP" 〗_"1dB" )為23.3 dBm，最高功率附加效率(PAE)為12.6 %，晶片佈局面積為1.08 mm^2，。 第三個電路為基於變壓器的電流合成技術之X頻段功率放大器，將兩組功率放大器元件直接並聯，藉此提高輸出功率，量測增益("S" _"21" )為13.4 dB，並達到27.3 dBm的飽和輸出功率("P" _"sat" )，23.84 dBm的1dB增益壓縮輸出功率(〖"OP" 〗_"1dB" )及19 %的最高功率附加效率(PAE) ，晶片佈局面積為1.27 mm^2。