學位論文
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Item 應用於負電壓電路之高耐壓靜電放電防護設計(2024) 吳青霖; Wu, Ching-Lin隨著製程日益進步，電晶體的閘極氧化層相較過往更加脆弱，靜電放電測試對電路的可靠度評估已成為重要指標。而在一些高壓電路應用中，必須更加慎重考慮靜電放電對電路的影響。閘極氧化層隨著製程越來越薄，供應電壓也會隨之降低，故使用低壓元件來達到高耐壓特性成為一大挑戰。此外，相較於一般只使用正電壓供應的電路，一些如植入式生醫電路、發電廠自動裝置等，通常會配置正、負電壓源。先前許多論文使用低壓元件來達到可承受高電壓的箝位電路，並已證實其有效性，但幾乎僅針對正電壓下的防護設計，對於負電壓下的箝位電路研究非常稀少。並且在負電壓工作下，共接地的p型基底會有超乎預期的寄生路徑，因此在設計電路時必須多加考量，以避免電路的不當操作。第二章提出了應用在負電壓下之高耐壓靜電放電箝位電路，所有電路均在TSMC 0.18-μm 1.8V/3.3V CMOS製程下實現。為了解決上述寄生路徑的問題，整個箝位電路除了在最高電位使用pMOS外，其餘部分使用nMOS，並利用深層n型井隔開共接地p型基底與nMOS的p型井，且深層n型井接至最高電位(0V)。此外，由於低壓元件的閘極氧化層較薄，故設計電路時每個電晶體的任兩端跨壓最高只能承受1×VDD，如此可解決閘極氧化層可靠度的問題。第三章對提出的電路做各種量測，包含分析其耐受度以及長時間可靠度在室溫以及嚴苛環境下的變化，來驗證提出的電路能有效的保護內部電路。第四章總結所述，本論文提出了高耐壓靜電放電箝位電路，並針對面積以及導通效率進行最佳化，分別提出了兩種不同的電路。經量測驗證，提出的箝位電路在不影響電路正常工作下，能有效解決電路在負電壓電源線間的靜電放電問題。Item 系統層級靜電放電防護之瞬態偵測電路(2024) 曾裕程; Tseng, Yu-Cheng隨著晶片製程的進步，積體電路 (Integrated Circuit, IC) 中的元件尺寸逐漸微縮，導致積體電路除了更容易遭受靜電放電 (Electrostatic Discharge, ESD) 而導致永久性的損毀以外，電壓源電位的下降使得積體電路操作時所受靜電放電、電磁干擾 (Electromagnetic Interference, EMI) 影響的程度也日益提升，因此微電子產品需要確保滿足靜電放電可靠度的規範，同時也必須探討微電子產品因受到靜電放電引起的雜訊等干擾造成的故障問題。積體電路中因電磁干擾或靜電放電激發的瞬態時變電流經過寄生元件造成的電壓擾動會形成干擾雜訊，並隨機耦合至微電子產品內電路系統中各個電壓源或端點上，因此即使有防護電路來排放靜電電流避免電子產品毀壞仍然可能出現故障情形，因此多數微電子產品具有瞬態偵測電路來偵測產品是否操作異常，並藉由與韌體、硬體結合的方式，以達到當電子產品發生故障時具備自我重置能力的系統來解決上述產品發生故障的問題。此外，工程師在進行靜電放電問題的除錯時，由於無法具體得知靜電電流的確切路徑與實際的電流值，電路系統中各個元件或端點的電壓與電流值也無法得知，造成在分析電路系統上會十分棘手，但透過在電路系統內部加入瞬態偵測電路能夠在幾乎不影響系統架構下偵測系統中一些關鍵端點的電壓、電流等資訊以提升除錯的效率。故本論文提出一種新型偵測電壓源的瞬態偵測電路，並在0.18μm CMOS製程技術下實現，用於偵測電壓源的電位擾動情形，透過量測可以觀察靜電放電對積體電路導致局部範圍干擾程度的情形。此外，特定元件的電壓差發生瞬間變化時可能會有電壓過衝的現象，例如:二極體、金氧半場效電晶體 (Metal-Oxide-Semiconductor Field-Effect Transistor, MOSFET)。該現象可能會造成瞬態偵測電路偵測結果準確度降低的問題，所以本論文亦透過0.18μm CMOS製程技術實現了一種具有元件補償設計方法的瞬態偵測電路，旨在降低偵測電路受到電壓過衝的影響，並用於偵測由 (Input/Output, I/O) 輸入/輸出端所注入的靜電電流值，透過該電路分析電壓過衝影響偵測電路準確度的問題，以及討論是否能夠利用元件補償的方式降低電壓過衝的影響。Item 積體電路在嚴苛環境下的靜電放電研究(2023) 林健群; LIN, CHIEN-CHUN本論文旨在研究不同尺寸之靜電放電防護元件及各種靜電放電防護電路受到環境因子影響，而導致之靜電放電防護能力變化。現今系統單晶片技術的蓬勃發展，在IC系統廠將一整個電子系統整合到單一晶片的IC中，因此單一顆晶片即為一個系統。在晶圓代工廠製造IC後，需要通過元件層級的靜電放電測試來確保IC元件的可靠度，而在系統組裝成產品到消費者手中，需要通過系統層級的靜電放電測試標準 (IEC 61000-4-2) 來確保產品在較潮濕或炎熱的地區不會影響消費者的體驗，因此本研究採用系統層級的靜電槍來進行實測，實測待測物在高濕及高溫環境下的靜電放電耐受度。在論文第二章以矽控整流器 (SCR) 作為靜電放電防護元件來測試環境相對濕度對待測物之影響。在論文第三章則以輸出級的靜電放電防護電路來測試環境溫度對其之影響，待測物為電源端到地的靜電放電防護電路。依據本論文第二章及第三章的量測結果，在高溫環境下，待測物的電荷載流子遷移率會隨溫度上升而增加，當靜電槍接觸到待測物時，靜電放電會對其造成嚴重損害。在高濕環境下，待測物表面會形成一層水，這層水的表面張力會縮短靜電槍和待測物的非接觸放電距離，導致待測物的靜電放電耐受度下降。本研究對於日後需要了解環境溫度及環境相對濕度對IC之影響有所幫助。Item 收發轉換器之靜電放電防護設計(2023) 葉庭炘; Yeh, Ting-Hsin傳統雙二極體靜電放電防護架構已被廣泛運用在各個電路之中，但在現在晶片追求越來越小的情況，勢必得縮小其使用面積。本篇論文研究主旨是針對位在射頻電路最前端的收發轉換器電路設計全晶片靜電放電防護電路。在防護電路裡所選擇的元件大小是影響防護能力的重要關鍵，本論文防護電路所選用的電感及電源線間靜電放電箝制電路也會影響其保護能力。為了驗證元件對於防護能力的差別，本論文在0.18um CMOS製程下，設計了10種不同佈局結構的測試電感及一組電源線間靜電放電箝制電路，並透過傳輸線脈衝及人體放電模型的測試來去驗證其耐受度的差別。另外在電源線間靜電放電箝制電路方面，也增加了在不同溫度下最大可承受靜電槍抨擊的次數測試，來驗證在不同溫度下電源線間靜電放電箝制電路的耐受度差別。本論文利用二極體擺放位置的不同，設計了一種並聯二極體的靜電放電防護設計，將二極體與收發轉換器的內部電路結合。與先前參考論文所提出的傳統雙二極體靜電放電防護架構來去做比較之下，傳統雙二極體靜電放電防護架構面積為0.25*0.225 mm2，而本篇論文所提出的並聯二極體靜電放電防護架構面積為0.25*0.17 mm2，這可以有效降低使用面積20%且有至少可以承受人體放電模型3kV的靜電防護能力。Item 應用於高頻輸入/出端與電源端之靜電放電防護設計(2021) 傅義全; Fu, Yi-Quan隨著 CMOS 製程越來越先進，電晶體尺寸微縮，使可操作於更高的工作頻率，但會使電晶體對於靜電越來越敏感，靜電放電是影響積體電路可靠度的主要因素，須設計出高耐受度的靜電放電防護電路，避免積體電路遭受靜電轟擊而損壞。靜電放電防護通常設計於輸入/出端，當應用於高頻積體電路中，須具備較低的寄生電容，否則會影響高頻電路的特性，而傳統防護元件選擇簡單的二極體，但操作頻率越來越高時，造成高頻電路特性大幅衰減，因此本論文提出藉由電阻串並聯方式使二極體產生的負載減少，並採用 CMOS 製程實踐，透過各項量測證實在單位面積下有低的高頻訊號流失和擁有足夠高的靜電放電防護能力。因靜電也會由電源端進內部電路，所以必須有電源箝制防護電路，而電源箝制防護電路中的觸發機制被用來判斷靜電是否發生，但當內部電路上電的時間常數與靜電相近時，電阻-電容充放電機制會使排放靜電的元件意外導通，造成電源端的訊號極大流失。因此，本論文使用 CMOS 製程實踐現有電源箝制電路，分析不同的靜電放電耐受度測試、正常上電與快速上電時的可行性。Item 應用於高頻與高壓電路之靜電放電防護設計(2019) 彭柏維; Peng, Bo-Wei為了避免積體電路遭受靜電放電的破壞，靜電放電防護元件通常被設計在電路的輸入/輸出端。操作在順偏條件的二極體適合被作為靜電放電防護元件，因此靜電放電防護二極體被廣泛應用在高頻以及高壓電路，然而靜電放電防護二極體的寄生電容卻嚴重地影響電路的高頻特性，導致信號不斷流失，為了解決信號損失的問題，靜電放電防護二極體的寄生電容必須被最小化。然而，防護元件的寄生電容能夠縮小的範圍仍然有限，一個元件同時擁有足夠的靜電放電防護能力以及小的寄生電容是相當困難的。因此，本論文提出一種低損耗焊墊的結構，能夠有效降低防護元件對高頻的影響，透過LC共振原理使K/Ka-bands中的信號損失降至最低。低損耗焊墊搭配靜電放電防護雙二極體已被實現在0.18μm互補式金氧半製程中，從高頻量測中證實，所提出之結構的信號損失較傳統結構低了六至十倍。最後，藉由各項靜電放電耐受度測試驗證，所提出之結構能夠擁有足夠高的靜電放電防護能力。 由於二極體為單向導通元件，僅適合提供一個靜電放電的路徑，需額外加入靜電放電箝制電路才能提供電路完整的防護，然而靜電放電電流透過靜電放電箝制電路排放，通常需要較遠的距離。因此，本論文提出一種雙向導通的P型二極體結構，藉由PN接面的空乏區控制其通道，當靜電放電事件發生時，通道的空乏區將消失並排放靜電電流，而在正常工作中，空乏區應切斷其通道並有足夠低的漏電流，在高壓的應用中，橫向雙擴散電晶體經常被作為靜電放電防護元件，然而橫向雙擴散電晶體的結構複雜且不易設計，使得高壓操作中的靜電放電防護設計受到挑戰。二極體不但結構簡單且有足夠的靜電放電耐受度，因此本論文針對二極體的結構去進行改良，所提出的P型空乏二極體已被實現在0.50μm互補式金氧半製程中。從直流量測結果證實，在正常工作下P型空乏二極體有足夠低的漏電流，靜電放電耐受度測試中，透過通道排放靜電電流的想法是可行的但仍有需改進的地方。最後一章節的未來工作中將會提及一些改良的結構與想法。Item 極低寄生電容之靜電放電防護設計(2018) 黃國倫; Huang, Guo-Lun本篇論文研究主軸為極低寄生電容之全晶片靜電放電防護設計，採用0.18-μm之CMOS以及SiGe BiCMOS製程，並實際搭配所設計的靜電放電防護元件應用至不同頻段的低雜訊放大器。 在CMOS製程設計堆疊式二極體內嵌入式矽控整流器，該元件有小的佈局面積、低寄生電容、以及高耐受度。將堆疊式二極體內嵌入式矽控整流器應用至操作在24-GHz的低雜訊放大器，並驗證全晶片靜電放電防護設計。使用BiCMOS製程設計垂直式NPN元件，降低元件的觸發電壓，並將垂直式NPN元件加在2.4-GHz低雜訊放大器上模擬電路特性。Item 24-GHz低雜訊放大器之靜電放電防護設計(2017) 林孟霆; Lin, Meng-Ting本論文主旨為應用於射頻積體電路之全晶片靜電防護電路，本論文設計了兩種應用於高頻積體電路的靜電放電防護設計，並與先前論文所提出的傳統防護電路來做比較。所下線之晶片皆使用0.18um CMOS製程。 傳統靜電放電箝制電路已被廣泛應用於靜電放電防護設計之中，然而其高佈局面積在先進製程中往往會是個麻煩，因此本篇論文利用矽控整流器低佈局面積與優秀靜電防護能力特性，來加以改善傳統電路，而矽控整流器的閂鎖效應與導通速度過慢問題，本論文也提出了解決方法；本論文提出使用內嵌入式矽控整流器二極體串來改良原先P型與N型二極體的靜電放電能力，透過量測結果比較，本論文提出的兩種靜電放電防護設計皆能在單一面積下提供最佳的靜電耐受度並擁有且較低損耗值。 為了驗證靜電防護電路應用於高頻電路的實際功用，本論文也設計了24GHz低雜訊放大器並搭配適當尺寸的防護電路，在量測結果中，本論文所提出的防護設計並不會影響高頻電路之響應。Item 元件層級及系統層級之靜電放電防護設計(2017) 傅偉豪; Fu, Wei-Hao隨著製程演進，積體電路中電晶體尺寸逐漸縮小，靜電放電 (ESD) 容易造成晶片內部不可逆之破壞，因此積體電路產品中靜電放電防護的可靠度議題必須被深入探討。 現今的積體電路在出廠時需要做元件層級的靜電放電測試，當積體電路安裝在電子產品後，又需要做系統層級的靜電放電測試。因系統層級靜電放電的測試規範 (IEC 61000-4-2) 的嚴格要求，積體電路產品常通過了元件層級靜電放電的測試標準，也可能無法達到系統層級的靜電放電的標準，因此本論文進行元件層級和系統層級的靜電放電防護研究。 在論文第二章使用雙極性電晶體 (BJT)、二極體 (diode)、閘極接地N型金屬氧化物半導體場效電晶體 (GGNMOS)、靜電放電箝制 (power clamp) 作為靜電放電防護電路的研究基礎，並在0.18um 1.8 V 的 Bi CMOS製程下實現。這些防護電路使用傳輸線觸波產生器 (TLP) 系統、人體放電模式 (HBM) 儀器、靜電槍 (ESD gun) 進行測試，測試結果證明二極體和靜電放電箝制有較好的元件層級的防護能力。瞬態電壓抑制 (TVS) 二極體被用來提升系統層級的靜電放電防護能力。 在論文第三章提出了一項創新使用二極體串嵌入式矽控整流器 (DSESCR) 之靜電放電防護元件，因傳統式的二極體串聯 (TDS) 和 改善型二極體串 (IDS) 有較高箝制電壓及高漏電流，故DSESCR被用來改善缺點。此元件在0.18um 1.8 V 的 CMOS製程下實現。這些防護電路使用TLP系統、HBM 儀器、ESD gun進行測試，測試結果證明能有效改善漏電過大及箝制電壓過大的缺點。 本論文第二章及第三章所設計的元件，可以依其特性應用在各種的電路上，能夠有效的防護內部電路。