學位論文
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Item 28 GHz鏡像訊號抑制接收機設計(2022) 鄧凱駿; Deng, Kai-Jyun隨著毫米波頻段的發展，在毫米波射頻收發器中，低雜訊放大器及混頻器為射頻收發機的重要的元件。由於近年來互補式金氧半導體製程(CMOS)的發展愈趨前瞻，近年來一些射頻電路整合成的射頻模組也逐漸出現在市場上，因此本論文將使用TSMC 180nm CMOS製程，計實現28 GHz鏡像抑制接收器模組。第一個電路為28 GHz低雜訊放大器，使用串接兩極疊接組態結構，透過在疊接組態中加入匹配電感對雜訊進行抑制。當供應電壓Vdd為2.4 V，Vg1、Vg2分別為0.8 V、2 V時，量測在27.2 GHz有最大增益14.7 dB，雜訊指數在26 ~ 34 GHz雜訊指數小於6 dB，OP1dB約為-7.25 dBm，電路直流功率消耗約為10.87mW，整體晶片面積佈局為615 μm × 410 μm。第二個電路為28 GHz鏡像抑制混頻器，為一降頻器，射頻訊號由RF端進入後透過威爾金森功率合成器(Wilkinson Power Combiner)將訊號分配到I/Q混頻器中，LO端則是用耦合器和馬相巴倫構成的四相位產生器將差90度的正交的差動訊號輸入到I/Q混頻器中，IF端是以二階多相位濾波器(Poly Phase Filter)將輸出的四相位訊號合併成差動訊號。在LO驅動功率為3 dBm時，電晶體閘極偏壓在0.6V時，頻帶約為25 ~ 31 GHz，轉換增益(Conversion Loss)約為-20.48 dB，鏡像拒斥比在RF頻率28 GHz時為-47.18 dB，OP1dB約為-17.33 dBm，LO對RF、LO對IF隔離度皆小於-50 dB，電路直流功率消耗約為0 mW，整體晶片面積佈局為800 μm × 700 μm。第三個電路為28 GHz鏡像抑制接收器，由上述介紹的兩電路組成，由第一極的低雜訊放大器抑制雜訊並放大接收到的訊號，再由第二極的鏡像抑制混頻器做降頻和鏡像訊號抑制。當混頻器閘極電壓為0.6V、LO驅動功率供給3 dBm時，在頻率為28 GHz有最大的轉換增益約為-6.4 dB，RF頻寬鏡像拒斥比在20 GHz ~ 28 GHz小於-40 dB，IF頻寬鏡像拒斥比在在3 GHz ~ 5 GHz小於-40 dB，當LO頻率固定在25 GHz、RF頻率固定在28 GHz，LO驅動功率為3 dBm， OP1dB約為-27.15 dBm，LO到IF還是LO到RF的隔離度都有在-50 dB以下，直流功率消耗約為19.6 mW，整體晶片面積佈局為1200 μm × 700 μm。Item 應用於77 GHz汽車防撞雷達系統之毫米波積體電路設計(2012) 林繼揚本論文主要針對77 GHz汽車防撞雷達微波CMOS射頻前端RFICs以及毫米波電路設計研究討論，晶片製作透過國家晶片中心提供的標準TSMC CMOS 90nm製程，內容分為兩個部分，第一個部分為介紹毫米波汽車防撞雷達研究背景，第二部分為毫米波CMOS RFICs之設計與量測。 論文將介紹三個電路，第一個為低雜訊放大器，此設計頻率為71至77 GHz設計上採用三級串接，第一級為共源級組態，主要考量於低雜訊之訴求，第二級與第三級將採用疊接組態，疊接組態將提供高增益，來滿足系統所需之規格，本設計考量將在疊接組態之增益以及雜訊指數，利用中間匹配電感來設計，其電感可以使疊接組態之雜訊指數降低，並可以提高增益，本論文於第三章內容將作設計考量分析，而量測結果在74 GHz時有最小雜訊指數 6.17 dB，增益高達20 dB以上，晶片面積為0.596 ╳ 0.583 mm2。第二個電路為功率放大器，此設計操作頻率為71至77 GHz，設計考量於功率為重，因此在架構上選擇較大之電晶體，且採用疊接組態提高增益，量測結果於頻率71至77 GHz增益維持在20 dB，其晶片面積大小為0.596 ╳ 0.596mm2。第三部分為混頻器，採用環型混頻器架構，系統主要於低LO功率，以及低功率消耗，供應電壓為1.2 V，操作頻率在71至77 GHz，降頻混頻器之OP1dB發生在輸入RF功率為-3 dBm時有-0.5 dBm輸出功率。Item V 頻帶CMOS低雜訊放大器設計與分析(2011) 林益璋; Yi-Jhang Lin隨著無線通訊技術快速發展，射頻積體電路朝向更高頻率、更高資料傳輸速率、更寬頻帶與高整合度發展。無需執照的60GHz頻段之數GHz頻寬逹成超高速率傳輸的可行性。在60GHz前端收發機中低雜訊放大器為其中一重要元件，低雜訊放大器被用來放大從天線接收之微弱訊號且具最小雜訊指數。我們採用CMOS製程技術製作，因CMOS製程技術具有小面積、低成本、低功率消耗與高整合度等優點，在毫米波頻段是極具吸引力的製程技術。 在本論文中設計二種符合V頻段規範CMOS低雜訊放大器，所採用製程為TSMC 90nm RF CMOS process。在第一個晶片我們實現V頻帶三級串接低雜訊放大器，第一級與第二級採用雜訊指數較低之共源級組態以降低整體放大器雜訊指數，第三級則採用疊接組態以提升增益，因此，此設計在55.5GHz時有5.4dB的雜訊指數有不錯的表現，包含測試pad之晶片面積為0.46mm2，且在56.6GHz有最大增益13.1dB。 在第二個晶片設計採用二級串接疊接組態架構，我們所提出疊接組態設計方法與傳統疊接組態設計方法相比，改善了穩定度、更低雜訊指數、更高的增益與更低功率消耗，雙級串接疊接組態放大器在56.9GHz達成18.95dB峰值增益，在65.5GHz有4.7dB雜訊指數，3dB頻寬範圍從54.7GHz到63.1GHz，當頻率為60GHz時IP1dB為-20dBm，整體功率消耗為15.3mW，包含pad之晶片面積為0.308mm2。Item X頻帶接收器前端電路與E頻帶低雜訊放大器設計與實現(2014) 張瑞安; Ruei-An Chang本論文主要針對X頻帶衛星通訊與E頻帶無線通訊之訊射頻前端電路的設計與實現，包含低雜訊放大器與混頻器，晶片製作透過國家晶片中心提供的標準TSMC CMOS 90 nm與180 nm製程，內容分為三個部分，第一個部分為介紹X頻帶與E頻帶的研究背景，第二部分為所有電路設計、模擬與量測，第三部分為結論。 本論文將介紹三個電路，依序為X頻帶低雜訊放大器、E頻帶低雜訊放大器、X頻帶混頻器，分別在第二章、第三章與第四章。第二章實現了X頻帶低雜訊放大器，使用兩級共源極組態串接的方式，並採用變壓器匹配的方式能在低功率消耗、低雜訊與小面積下維持不錯的增益表現，量測在11 GHz下有小訊號增益13.4 dB，雜訊指數3.41 dB。在供應電壓1.0 V下整體功率消耗為4.8mW。晶片面積為0.44 〖mm〗^2。 第三章實現了E頻帶低雜訊放大器，採用三級串接組態的架構，第一級為共源極組態，第二級與第三級都是採用疊接組態，並且延續前一章節所使用的變壓器匹配方式減少晶片使用的面積，量測結果最大訊號增益在67 GHz有21 dB，雜訊指數在67.5 GHz為8.8 dB，在共源極組態與疊接組態供應電壓分別為1.2 V與2.4 V下的整體功率消耗為15.84 mW。晶片面積為0.338 〖mm〗^2。 第四章實現了X頻帶環形混頻器，採用弱反轉區的偏壓方式，混頻器可以操作在低LO功率以及低直流功率消耗，並在輸出IF端使用轉阻緩衝放大器提供足夠的轉換增益，量測轉換增益為0.5 ± 1.5 dB在9 ~ 15 GHz。LO驅動功率為-12 ~ -5 dBm，整體供應電壓為1.0 V，功率消耗為2 mW。晶片面積為0.295 〖mm〗^2。