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Item 使用雜訊移頻逐次逼近暫存技術之 2+1 SMASH 調變器的設計與實現(2024) 翁綺婕; Weng, Chi-Chieh類比數位轉換器(ADC)是一個將類比訊號轉換成數位訊號的裝置，在各種電子應用中至關重要。ADC的應用範圍極廣，從音頻處理到數據通訊、感測器信號處理，再到醫療器材等領域，效能通常以解析度和取樣率來衡量，解析度代表它能夠區分的細節程度，而取樣率則是它每秒能夠處理的樣本數。三角積分調變器(Delta Sigma Modulation)是一種熱門的ADC，利用超取樣和雜訊移頻技術來實現高解析度，其核心概念是利用超取樣來提升訊號的解析度，同時通過雜訊移頻將雜訊從訊號頻帶內移至高頻部分。這種特性使DSM在處理小信號和高精度要求的應用中具有優勢。它常見於音頻設備、精密儀器、通信系統以及其他需要高解析度和低雜訊的應用中。本文介紹了一種操作在1.7V電壓下的離散時間CIFB2+1雜訊移頻逐次逼近式類比數位轉換器。通過採用SMASH架構來解決單一迴路在實施高階時所面臨的穩定性問題，該轉換器有效地消除了雜訊並提高了性能。此外，我們提出了一種新穎的雙階段量化技術來提高線性度，通過減少參考電壓之間的差異，實現了比預期更佳的解析度，這種設計有效地避免對於訊號擺幅增大時面臨的非線性問題。該電路使用NS SAR ADC進行量化，並對上一次DAC電容切換後的殘留電壓進行運算，以降低比較器雜訊、DAC的settling error和mismatch對電路效能的影響。所呈現的三角積分調變器採用0.18-μm CMOS製程技術製造。基於20-kHz頻寬和7 MHz取樣頻率，晶片量測結果下，SNDR達到76.1 dB，而在1.7V的供應電壓下功耗為267μW，Schreier figure-of-merit(FoMs)為157.6dB。Item 應用於音頻之三角積分調變器的設計與實現(2023) 吳彥儒; Wu, Yan-Ru現今的科技日新月異，在類比數位轉換器(Analog-to-Digital Converter，ADC)晶片的音頻應用(audio-band application)中不但對於高解析度有所要求，對於低功率的需求也逐漸受到重視。在這項應用中以三角積分調變器(Delta-Sigma Modulator，ΔΣM)為主，因其解析度最高，但是相對上功率消耗也是最高的，如何在不影響電路效能的情形下最佳化三角積分調變器的功率消耗是本篇論文的核心目標。本論文中，提出了兩個可以在不影響電路效能的情形下最佳化三角積分調變器的功率消耗的電路，分別為一個使用NS SAR 量化器之多重迴路三角積分調變器和利用一顆反相器基底積分器實現的一個二階雙路徑三角積分調變器，皆以UMC 180nm CMOS製程實現，供應電壓均使用1.4 V。前者的核心電路佈局模擬SNDR值為88.78 dB，總功率消耗為128 uW，後者的核心電路佈局模擬SNDR值為84.75 dB，總功率消耗為48 uW。兩者的共通點是皆採用了逐次逼近式類比數位轉換器(Successive Approximation Register ADC，SAR ADC)做為量化器(Quantizer)，以及雜訊移頻(Noise-Shaping，NS)技術。前者主要透過多級雜訊移頻(Multi-Stage Noise-Shaping，MASH)架構和數位濾波器(Digital Filter)以達到消除多餘雜訊的效果，後者主要藉由一個反相器基底積分器搭配雙路徑架構來實現一個二階雙路徑之反相器基底積分器，對電路元件的利用效率最佳化。Item 具 1-1 MASH 架構的雜訊移頻循序漸進式類比數位轉換器設計與實現(2023) 趙祐; Chao, Yu本文提出一種具1-1多級雜訊移頻(Multistage Noise-Shaping, MASH)架構的雜訊移頻循序漸進式(Noise-Shaping Successive-Approximation Register, NS-SAR)類比數位轉換器(Analog-to-Digital Converter, ADC)。所提出的類比數位轉換器是一種混合型超取樣(Oversampling)類比數位轉換器結構，它結合了循序漸進式與三角積分(Delta-Sigma, ΔΣ)兩種類比數位轉換器的優點，可以在實現高解析度及大頻寬的同時並具有良好功耗效率。此三角積分調變器設計中的單級迴路使用具前饋求和的級聯積分器(Cascade of Integrators with Feed-Forward Summation, CIFF)架構，由於CIFF架構中積分器的路徑上不包含輸入訊號，迴路濾波器僅需處理調變過程中產生的量化誤差，因此迴路濾波器的輸出振幅很小，意味著可以放寬轉導放大器(Operational Transconductance Amplifier, OTA)設計上的迴轉率性能要求，也代表該架構的迴路濾波器適合用架構簡單且功耗低的基於反向器的轉導放大器來實現。此外，為了降低電路的複雜度，作者提出了一種無加法器的求和電路結構，它在不依賴額外電路的情況下實現了CIFF架構的輸入前饋求和功能和提取MASH架構的第一級量化誤差。所提出的電路使用TSMC 0.18-μm 1P6M標準CMOS製程技術所製造。不含PAD的晶片核心面積為0.084 mm2。在供應電壓1.4 V、取樣頻率4.0-MS/s、20 kHz及的頻寬下，實現了72.9 dB的訊號雜訊失真比(Signal-to-Noise and Distortion Ratio, SNDR)。此外，端看功率頻譜密度圖的斜率驗證了具有完整的二階雜訊移頻。Item 應用於音頻之低功耗三角積分調變器的設計與實現(2023) 陳家豪; Chen, Jia-Hao隨著半導體製程技術的進步，積體電路的元件尺寸能夠設計得越來越小，從而大幅度縮減晶片的面積，相對地供應電壓也能下降，以降低晶片的功率消耗。在當今技術的進步下，低功耗、高效能晶片不斷地推出，市場對此的需求也越來越高。類比數位轉換器有多種實現方式，其中三角積分調變器相較於其他類比數位轉換器，具有獨特的超取樣技術和雜訊移頻特性，不僅能降低非禮想效應對電路的影響，還能滿足市場對高效能、高解析度、低功耗的電路的需求。因此，該架構在在音頻及通訊領域得到廣泛應用。本文提出了一個1.4V的二階反向器基底的三角積分調變器，採用雜訊移頻逐次逼近式的方式實現類比數位轉換器，並採用了二階CIFF低失真架構。使用了自己式偏壓反向器基底積分器，不需要額外的共模回授和偏壓電路，從而改善了傳統運算放大器高功耗和佔用面積的缺點。此外，為了降低開關時脈饋入對電路影響，提出了分裂電容的方法，以提高運算放大器輸入電壓的穩定性和並減少開關寄生電容對效能的影響。提出的架構使用T18 0.18um 1P6M CMOS 製程技術。晶片核心面積為0.098mm2，此電路在取樣頻率4.5MHz，頻寬為20kHz，最佳效能為SNDR 88.29dB，SNR為88.63dB，ENOB為14.37 Bit。在1.4V供應電壓下功率消耗為113.1uW。Item 應用於音頻之二階具預先偵測3位元37位階動態量化器之三角積分調變器設計與實現(2013) 王冠勳; Kuan-Hsun Wang在當今製程的進步下，積體電路設計已進入奈米時代。拜科技所賜，可攜式行動通訊已成為目前生活的必需品，所以低功率高效能電路的設計越來越重要。 以低功率高效能為目標，在眾多類比數位轉換器中，最屬三角積分調變器對類比電路元件的非理想特性較不敏感。且當今消費者對產品的需求，所以使得三角積分調變器非常適合用於高解析度的應用。 本篇論文中，提出一個具有動態量化功能的三角積分調變器架構，使3位元的量化器可以達到37個位階的量化功能。在此架構中，利用預先偵測的電路技術，適時調整量化器的可量化範圍，以增加可量化的階數，並大幅減少高位元量化下所需的元件數。藉由此技術，三角積分調變器不僅可以降低功率與面積的消耗，還可以大幅提升類比數位信號轉換的解析度。在TSMC 0.18 mm 1P6M標準CMOS製程下，此預先偵測動態量化之三角積分調變器在1.8 V的供應電壓，以及25 kHz的頻寬範圍內，測得的信號雜訊失真比為101.2 dB，動態範圍為102dB，功率消耗為1.68 mW。晶片面積不包含PAD的大小為3.06 mm2。 另外也提出了一個具雜訊移頻動態元件匹配電路用以處理數位至類比路徑所產生的雜訊。傳統上在處理此雜訊會使用動態元件匹配電路來完成，但無法像三角積分調變器在處理量化雜訊一樣具有雜訊移頻的方式把量化雜訊推至高頻。所提出的想法能使DAC路徑所產生的雜訊具有雜訊移頻的能力，降低雜訊在低頻的能量，使得系統訊號雜訊比的表現較好。Item 高效能逐次逼近式類比數位轉換器的設計與實現(2013) 林翰江; Han-Chiang Lin積體電路設計在製程技術的進步之下，製程技術提升可以大量降低電路佈局的面積，也使得電路運作的電壓因而縮小，使得低功率與高效能的電路設計不斷推出。可攜式的電子產品在消費市場上越來越多，輕薄短小以及電池的長時效性要求，漸漸成為電路設計之主流；尤其是應用在人體或生物上的植入性醫學晶片，為了能達到長時間使用不更換的目標，低功率在電路的設計上，更顯得重要。在眾多的類比數位轉換器中，逐次逼近式類比數位轉換器(successive approximation register analog-to-digital converter, SAR ADC)最適合應用在低功率的系統中，此架構僅需一顆比較器即可完成資料轉換，這項優點可大幅地縮減資料轉換所消耗的功耗。 在本論文中，提出兩種架構分別為，二次浮動開關電容式SAR ADC和分裂式浮動開關SAR ADC架構。在二次浮動開關電容式SAR ADC此架構中，DAC部分的功率消耗相較於傳統切換技術之DAC架構，所提出方法可有效的節省97.57%的平均能量，採用TSMC 0.18-μm 1P6M的標準製程完成，在奈式取樣頻寬的規格下，分別可達到的品質因數FOM值為105.86-fJ/conversion-step。另外，在分裂式浮動開關之SAR ADC架構，在電容佈局方面，相較於傳統DAC架構可節省96.875%的電容佈局面積，採用TSMC 0.18-μm 1P6M的標準製程完成，分別可達到的品質因數FOM值為29.47-fJ/conversion-step。Item 用於逐次逼近式類比數位轉換器之高效能浮動開關電容技術設計(2012) 謝正恩; Cheng-En Hsieh積體電路設計在現今製程技術的演進下，已開啟奈米時代。而製程精度的提升除了降低電路佈局的面積，驅使電路運作的電源電壓因而縮小，使得高效能與低功率的電路設計不斷產出。隨著可攜式電子產品高需求的帶動下，效能佳是現今產品發表的最基本門檻，反倒是輕薄短小以及電池的長時效性要求，逐漸成為電路設計之主流；特別是應用在人體或生物上的植入性醫學晶片，為了能達到永久使用不更換的最大目標，低功率對晶片的設計上，更是第一必備要件。在眾多的類比數位轉換器中，逐次逼近式類比數位轉換器(successive approximation register analog-to-digital converter, SAR ADC)最符合低功率的條件，在於其大部分的電路元件為數位邏輯所構成，以及每筆取樣資料的轉換過程中，僅需一顆比較器即可實現，這都大幅地縮減資料轉換所消耗的能源。然而，在製程技術逐年提升的影響下，具備較多數位電路的SAR ADC開始嶄露頭角，除了維持低功率的特色，也朝高速的電路設計方案邁進。 在本論文中，提出了浮動開關電容(floating capacitor switching, FCS)技術來降低電容式DAC的能量損耗，相較於傳統切換技術之DAC架構，所提出方法可有效的節省97.66%的平均能量損失。另外，在供應電壓0.9-V的操作下，結合FCS架構的電容切換方式，再提出了部分式浮動開關電容技術之差動SAR ADC，以及雙部分式浮動開關電容技術之單端SAR ADC的電路實現架構，並採用TSMC 0.18-μm 1P6M的標準製程完成，在奈式取樣頻寬的規格下，可達到的品質因數FOM值分別為21.7-fJ/conversion-step以及46.2-fJ/conversion-step。Item 應用於音頻之低功率高效能三角積分調變器設計與實現(2011) 施登耀; Deng-Yao Shi在現今製程技術不斷的進步下，積體電路設計已進入了奈米時代，此進步不但大大的降低了電路的面積，相對上電源供應電壓也大幅的下降。高效能、低功率的晶片陸續地推陳出新，以及人們對於產品輕薄短小和電池的長時效性要求，低功率積體電路技術發展有愈來愈急迫的需要。然而，電源電壓的下降，雖可有效地節省數位電路的消耗功率，但卻反而增加類比數位轉換電路設計的困難。在許多應用當中，類比數位轉換器(Analog-to-digital converter)佔著舉足輕重的角色，而有許多種架構可以來完成。三角積分調變器(Delta Sigma Modulator)對類比電路的非理想特性並不敏感，這些特性包含元件之間的不匹配、運算放大器的增益等等。然而這些特性恰巧對低功率電路來說尤其重要。三角積分調變器這項技術基本上非常適合用來實現高解析度、高準確度、及窄頻要求的類比數位轉換器，因此在儀器、音頻及通信上的應用已相當的普遍。 在本論文中，提出了兩種新穎的架構並且實現，一是改良強健式多級雜訊頻移架構(Sturdy Multi-stage Noise Shaping, SMASH)，降低運算放大器對電壓增益的需求，並結合數位前饋架構(Digital feed-forward)，增加輸入動態範圍且降低失真；二為，三角積分調變器使用逐次逼近暫存式(Successive Approximation Register, SAR)類比數位轉換器，此架構可有效降低功率消耗和電路複雜度。兩架構實現所使用的製程技術分別為TSMC 90-nm 1P9M CMOS與TSMC 0.18-mm 1P6M CMOS；設計的供應電壓皆為1.2 V、頻寬為音頻應用的25 kHz；模擬結果分別達到的最大SNDR為63 dB與82 dB；電源功率消耗分別為813 mW與463 mW。Item 應用於音頻系統之四倍取樣二階三角積分調變器設計與實現(2017) 曾煒崴近年來，因科技的快速發展，及人民生活水準提升。可攜式電子設備在其強調便利且功能完善下，深受社會大眾的廣大的需求。拜現今製成的進步，目前可攜式電子產品發展特色逐漸朝向輕薄短小，晶片系統積體電路的研發成果也功不可沒，其目的於縮小晶片面積、節省功率消耗、降低晶片製作成本、並有效提升整體系統效率等，而在消費者對產品的需求下，屬三角積分調變器的高解析度及對非理想效應性的不敏感等特點，已在儀器、音頻與通信上應用的相當廣泛。 本篇論文中，提出一個四倍取樣的三角積分調變器。在此架構中，使用四條路徑的取樣電路分別對訊號取樣，藉以提升整體系統的取樣頻率。且在積分時脈當中以創新重疊積分時脈想法來實現此電路。三角積分調變器不僅可以大幅提升類比數位信號的解析度，還達到降低功率消耗的目的。在TSMC 0.18 m 1P6M標準CMOS製程下，供應電壓為1.8 V，系統頻寬為20 kHz，等效的取樣頻率為10 MHz，所得到的訊號雜訊比為71.37 dB，總消耗功率為2.61 mW，整體面積大小為1.45*2.46 mm2。